Briey move CPU and UART generics from to toplevel to the toplevel configuration object
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3307d6c3b5
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@ -17,19 +17,139 @@ import spinal.lib.memory.sdram._
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import spinal.lib.soc.pinsec.{PinsecTimerCtrlExternal, PinsecTimerCtrl}
|
import spinal.lib.soc.pinsec.{PinsecTimerCtrlExternal, PinsecTimerCtrl}
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||||||
import spinal.lib.system.debugger.{SystemDebugger, JtagBridge, JtagAxi4SharedDebugger, SystemDebuggerConfig}
|
import spinal.lib.system.debugger.{SystemDebugger, JtagBridge, JtagAxi4SharedDebugger, SystemDebuggerConfig}
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import scala.collection.mutable.ArrayBuffer
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case class BrieyConfig(axiFrequency : HertzNumber,
|
case class BrieyConfig(axiFrequency : HertzNumber,
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onChipRamSize : BigInt,
|
onChipRamSize : BigInt,
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sdramLayout: SdramLayout,
|
sdramLayout: SdramLayout,
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sdramTimings: SdramTimings)
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sdramTimings: SdramTimings,
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cpuPlugins : ArrayBuffer[Plugin[VexRiscv]],
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uartCtrlConfig : UartCtrlMemoryMappedConfig)
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object BrieyConfig{
|
object BrieyConfig{
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def default = {
|
def default = {
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val config = BrieyConfig(
|
val config = BrieyConfig(
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||||||
axiFrequency = 50 MHz,
|
axiFrequency = 50 MHz,
|
||||||
onChipRamSize = 4 kB,
|
onChipRamSize = 4 kB,
|
||||||
sdramLayout = IS42x320D.layout,
|
sdramLayout = IS42x320D.layout,
|
||||||
sdramTimings = IS42x320D.timingGrade7
|
sdramTimings = IS42x320D.timingGrade7,
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uartCtrlConfig = UartCtrlMemoryMappedConfig(
|
||||||
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uartCtrlConfig = UartCtrlGenerics(
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||||||
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dataWidthMax = 8,
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|
clockDividerWidth = 20,
|
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|
preSamplingSize = 1,
|
||||||
|
samplingSize = 5,
|
||||||
|
postSamplingSize = 2
|
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),
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||||||
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txFifoDepth = 16,
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||||||
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rxFifoDepth = 16
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),
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cpuPlugins = ArrayBuffer(
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new PcManagerSimplePlugin(0x00000000l, false),
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// new IBusSimplePlugin(
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// interfaceKeepData = false,
|
||||||
|
// catchAccessFault = false
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||||||
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// ),
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||||||
|
new IBusCachedPlugin(
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||||||
|
config = InstructionCacheConfig(
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cacheSize = 4096,
|
||||||
|
bytePerLine =32,
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|
wayCount = 1,
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||||||
|
wrappedMemAccess = true,
|
||||||
|
addressWidth = 32,
|
||||||
|
cpuDataWidth = 32,
|
||||||
|
memDataWidth = 32,
|
||||||
|
catchIllegalAccess = true,
|
||||||
|
catchAccessFault = true,
|
||||||
|
catchMemoryTranslationMiss = true,
|
||||||
|
asyncTagMemory = false,
|
||||||
|
twoStageLogic = true
|
||||||
|
)
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||||||
|
// askMemoryTranslation = true,
|
||||||
|
// memoryTranslatorPortConfig = MemoryTranslatorPortConfig(
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||||||
|
// portTlbSize = 4
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||||||
|
// )
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||||||
|
),
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||||||
|
// new DBusSimplePlugin(
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||||||
|
// catchAddressMisaligned = true,
|
||||||
|
// catchAccessFault = true
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||||||
|
// ),
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||||||
|
new DBusCachedPlugin(
|
||||||
|
config = new DataCacheConfig(
|
||||||
|
cacheSize = 4096,
|
||||||
|
bytePerLine = 32,
|
||||||
|
wayCount = 1,
|
||||||
|
addressWidth = 32,
|
||||||
|
cpuDataWidth = 32,
|
||||||
|
memDataWidth = 32,
|
||||||
|
catchAccessError = true,
|
||||||
|
catchIllegal = true,
|
||||||
|
catchUnaligned = true,
|
||||||
|
catchMemoryTranslationMiss = true
|
||||||
|
),
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||||||
|
memoryTranslatorPortConfig = null
|
||||||
|
// memoryTranslatorPortConfig = MemoryTranslatorPortConfig(
|
||||||
|
// portTlbSize = 6
|
||||||
|
// )
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||||||
|
),
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||||||
|
new StaticMemoryTranslatorPlugin(
|
||||||
|
ioRange = _(31 downto 28) === 0xF
|
||||||
|
),
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||||||
|
new DecoderSimplePlugin(
|
||||||
|
catchIllegalInstruction = true
|
||||||
|
),
|
||||||
|
new RegFilePlugin(
|
||||||
|
regFileReadyKind = plugin.SYNC,
|
||||||
|
zeroBoot = false
|
||||||
|
),
|
||||||
|
new IntAluPlugin,
|
||||||
|
new SrcPlugin(
|
||||||
|
separatedAddSub = false,
|
||||||
|
executeInsertion = true
|
||||||
|
),
|
||||||
|
new FullBarrielShifterPlugin,
|
||||||
|
new MulPlugin,
|
||||||
|
new DivPlugin,
|
||||||
|
new HazardSimplePlugin(
|
||||||
|
bypassExecute = true,
|
||||||
|
bypassMemory = true,
|
||||||
|
bypassWriteBack = true,
|
||||||
|
bypassWriteBackBuffer = true,
|
||||||
|
pessimisticUseSrc = false,
|
||||||
|
pessimisticWriteRegFile = false,
|
||||||
|
pessimisticAddressMatch = false
|
||||||
|
),
|
||||||
|
new BranchPlugin(
|
||||||
|
earlyBranch = false,
|
||||||
|
catchAddressMisaligned = true,
|
||||||
|
prediction = STATIC
|
||||||
|
),
|
||||||
|
new CsrPlugin(
|
||||||
|
config = CsrPluginConfig(
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||||||
|
catchIllegalAccess = false,
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||||||
|
mvendorid = null,
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||||||
|
marchid = null,
|
||||||
|
mimpid = null,
|
||||||
|
mhartid = null,
|
||||||
|
misaExtensionsInit = 66,
|
||||||
|
misaAccess = CsrAccess.NONE,
|
||||||
|
mtvecAccess = CsrAccess.NONE,
|
||||||
|
mtvecInit = 0x00000020l,
|
||||||
|
mepcAccess = CsrAccess.READ_WRITE,
|
||||||
|
mscratchGen = false,
|
||||||
|
mcauseAccess = CsrAccess.READ_ONLY,
|
||||||
|
mbadaddrAccess = CsrAccess.READ_ONLY,
|
||||||
|
mcycleAccess = CsrAccess.NONE,
|
||||||
|
minstretAccess = CsrAccess.NONE,
|
||||||
|
ecallGen = false,
|
||||||
|
wfiGen = false,
|
||||||
|
ucycleAccess = CsrAccess.NONE
|
||||||
|
)
|
||||||
|
),
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||||||
|
new YamlPlugin("cpu0.yaml")
|
||||||
|
)
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||||||
)
|
)
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||||||
config
|
config
|
||||||
}
|
}
|
||||||
|
|
@ -147,17 +267,7 @@ class Briey(config: BrieyConfig) extends Component{
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)
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)
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||||||
val timerCtrl = PinsecTimerCtrl()
|
val timerCtrl = PinsecTimerCtrl()
|
||||||
|
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||||||
val uartCtrlConfig = UartCtrlMemoryMappedConfig(
|
|
||||||
uartCtrlConfig = UartCtrlGenerics(
|
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||||||
dataWidthMax = 8,
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||||||
clockDividerWidth = 20,
|
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||||||
preSamplingSize = 1,
|
|
||||||
samplingSize = 5,
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||||||
postSamplingSize = 2
|
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||||||
),
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||||||
txFifoDepth = 16,
|
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||||||
rxFifoDepth = 16
|
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||||||
)
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||||||
val uartCtrl = Apb3UartCtrl(uartCtrlConfig)
|
val uartCtrl = Apb3UartCtrl(uartCtrlConfig)
|
||||||
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||||||
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|
||||||
|
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@ -176,111 +286,7 @@ class Briey(config: BrieyConfig) extends Component{
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||||||
val core = new ClockingArea(coreClockDomain){
|
val core = new ClockingArea(coreClockDomain){
|
||||||
val configLight = VexRiscvConfig(
|
val configLight = VexRiscvConfig(
|
||||||
plugins = List(
|
plugins = cpuPlugins += new DebugPlugin(axiClockDomain)
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||||||
new PcManagerSimplePlugin(0x00000000l, false),
|
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||||||
// new IBusSimplePlugin(
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||||||
// interfaceKeepData = false,
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||||||
// catchAccessFault = false
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||||||
// ),
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||||||
new IBusCachedPlugin(
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||||||
config = InstructionCacheConfig(
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||||||
cacheSize = 4096,
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||||||
bytePerLine =32,
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||||||
wayCount = 1,
|
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||||||
wrappedMemAccess = true,
|
|
||||||
addressWidth = 32,
|
|
||||||
cpuDataWidth = 32,
|
|
||||||
memDataWidth = 32,
|
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||||||
catchIllegalAccess = true,
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||||||
catchAccessFault = true,
|
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||||||
catchMemoryTranslationMiss = true,
|
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||||||
asyncTagMemory = false,
|
|
||||||
twoStageLogic = true
|
|
||||||
)
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||||||
// askMemoryTranslation = true,
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||||||
// memoryTranslatorPortConfig = MemoryTranslatorPortConfig(
|
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||||||
// portTlbSize = 4
|
|
||||||
// )
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||||||
),
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||||||
// new DBusSimplePlugin(
|
|
||||||
// catchAddressMisaligned = true,
|
|
||||||
// catchAccessFault = true
|
|
||||||
// ),
|
|
||||||
new DBusCachedPlugin(
|
|
||||||
config = new DataCacheConfig(
|
|
||||||
cacheSize = 4096,
|
|
||||||
bytePerLine = 32,
|
|
||||||
wayCount = 1,
|
|
||||||
addressWidth = 32,
|
|
||||||
cpuDataWidth = 32,
|
|
||||||
memDataWidth = 32,
|
|
||||||
catchAccessError = true,
|
|
||||||
catchIllegal = true,
|
|
||||||
catchUnaligned = true,
|
|
||||||
catchMemoryTranslationMiss = true
|
|
||||||
),
|
|
||||||
memoryTranslatorPortConfig = null
|
|
||||||
// memoryTranslatorPortConfig = MemoryTranslatorPortConfig(
|
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||||||
// portTlbSize = 6
|
|
||||||
// )
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||||||
),
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||||||
new StaticMemoryTranslatorPlugin(
|
|
||||||
ioRange = _(31 downto 28) === 0xF
|
|
||||||
),
|
|
||||||
new DecoderSimplePlugin(
|
|
||||||
catchIllegalInstruction = true
|
|
||||||
),
|
|
||||||
new RegFilePlugin(
|
|
||||||
regFileReadyKind = plugin.SYNC,
|
|
||||||
zeroBoot = false
|
|
||||||
),
|
|
||||||
new IntAluPlugin,
|
|
||||||
new SrcPlugin(
|
|
||||||
separatedAddSub = false,
|
|
||||||
executeInsertion = true
|
|
||||||
),
|
|
||||||
new FullBarrielShifterPlugin,
|
|
||||||
new MulPlugin,
|
|
||||||
new DivPlugin,
|
|
||||||
new HazardSimplePlugin(
|
|
||||||
bypassExecute = true,
|
|
||||||
bypassMemory = true,
|
|
||||||
bypassWriteBack = true,
|
|
||||||
bypassWriteBackBuffer = true,
|
|
||||||
pessimisticUseSrc = false,
|
|
||||||
pessimisticWriteRegFile = false,
|
|
||||||
pessimisticAddressMatch = false
|
|
||||||
),
|
|
||||||
new DebugPlugin(axiClockDomain),
|
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||||||
new BranchPlugin(
|
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||||||
earlyBranch = false,
|
|
||||||
catchAddressMisaligned = true,
|
|
||||||
prediction = STATIC
|
|
||||||
),
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||||||
new CsrPlugin(
|
|
||||||
config = CsrPluginConfig(
|
|
||||||
catchIllegalAccess = false,
|
|
||||||
mvendorid = null,
|
|
||||||
marchid = null,
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||||||
mimpid = null,
|
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||||||
mhartid = null,
|
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||||||
misaExtensionsInit = 66,
|
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||||||
misaAccess = CsrAccess.NONE,
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||||||
mtvecAccess = CsrAccess.NONE,
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||||||
mtvecInit = 0x00000020l,
|
|
||||||
mepcAccess = CsrAccess.READ_WRITE,
|
|
||||||
mscratchGen = false,
|
|
||||||
mcauseAccess = CsrAccess.READ_ONLY,
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|
||||||
mbadaddrAccess = CsrAccess.READ_ONLY,
|
|
||||||
mcycleAccess = CsrAccess.NONE,
|
|
||||||
minstretAccess = CsrAccess.NONE,
|
|
||||||
ecallGen = false,
|
|
||||||
wfiGen = false,
|
|
||||||
ucycleAccess = CsrAccess.NONE
|
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)
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),
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new YamlPlugin("cpu0.yaml")
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)
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)
|
)
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val cpu = new VexRiscv(configLight)
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val cpu = new VexRiscv(configLight)
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