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Charles Papon
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f8678698fc
commit
835dd4ad50
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@ -60,11 +60,12 @@ class Briey(config: BrieyConfig) extends Component{
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val sdram = master(SdramInterface(sdramLayout))
|
val sdram = master(SdramInterface(sdramLayout))
|
||||||
|
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||||||
//Peripherals IO
|
//Peripherals IO
|
||||||
val gpioA = master(TriStateArray(32 bits))
|
val gpioA = master(TriStateArray(32 bits))
|
||||||
val gpioB = master(TriStateArray(32 bits))
|
val gpioB = master(TriStateArray(32 bits))
|
||||||
val uart = master(Uart())
|
val uart = master(Uart())
|
||||||
val vga = master(Vga(vgaRgbConfig))
|
val vga = master(Vga(vgaRgbConfig))
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||||||
val timerExternal = in(PinsecTimerCtrlExternal())
|
val timerExternal = in(PinsecTimerCtrlExternal())
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val coreInterrupt = in Bool
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}
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}
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val resetCtrlClockDomain = ClockDomain(
|
val resetCtrlClockDomain = ClockDomain(
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@ -121,107 +122,6 @@ class Briey(config: BrieyConfig) extends Component{
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)
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)
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val axi = new ClockingArea(axiClockDomain) {
|
val axi = new ClockingArea(axiClockDomain) {
|
||||||
val core = new ClockingArea(coreClockDomain){
|
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||||||
val configLight = VexRiscvConfig(
|
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||||||
plugins = List(
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||||||
new PcManagerSimplePlugin(0x00000000l, false),
|
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// new IBusSimplePlugin(
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// interfaceKeepData = false,
|
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// catchAccessFault = false
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// ),
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new IBusCachedPlugin(
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config = InstructionCacheConfig(
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cacheSize = 4096,
|
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bytePerLine =32,
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wayCount = 1,
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wrappedMemAccess = true,
|
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addressWidth = 32,
|
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cpuDataWidth = 32,
|
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memDataWidth = 32,
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||||||
catchIllegalAccess = false,
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catchAccessFault = false,
|
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||||||
catchMemoryTranslationMiss = false,
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asyncTagMemory = false,
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||||||
twoStageLogic = true
|
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||||||
)
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||||||
// askMemoryTranslation = true,
|
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||||||
// memoryTranslatorPortConfig = MemoryTranslatorPortConfig(
|
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||||||
// portTlbSize = 4
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// )
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),
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||||||
// new DBusSimplePlugin(
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||||||
// catchAddressMisaligned = false,
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||||||
// catchAccessFault = false
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||||||
// ),
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||||||
new DBusCachedPlugin(
|
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||||||
config = new DataCacheConfig(
|
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||||||
cacheSize = 4096,
|
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||||||
bytePerLine = 32,
|
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||||||
wayCount = 1,
|
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||||||
addressWidth = 32,
|
|
||||||
cpuDataWidth = 32,
|
|
||||||
memDataWidth = 32,
|
|
||||||
catchAccessError = false,
|
|
||||||
catchIllegal = false,
|
|
||||||
catchUnaligned = false,
|
|
||||||
catchMemoryTranslationMiss = false
|
|
||||||
),
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||||||
memoryTranslatorPortConfig = null
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||||||
// memoryTranslatorPortConfig = MemoryTranslatorPortConfig(
|
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||||||
// portTlbSize = 6
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||||||
// )
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||||||
),
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||||||
new StaticMemoryTranslatorPlugin(
|
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||||||
ioRange = _(31 downto 28) === 0xF
|
|
||||||
),
|
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||||||
new DecoderSimplePlugin(
|
|
||||||
catchIllegalInstruction = false
|
|
||||||
),
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||||||
new RegFilePlugin(
|
|
||||||
regFileReadyKind = Plugin.SYNC,
|
|
||||||
zeroBoot = false
|
|
||||||
),
|
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||||||
new IntAluPlugin,
|
|
||||||
new SrcPlugin(
|
|
||||||
separatedAddSub = false
|
|
||||||
),
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||||||
new LightShifterPlugin,
|
|
||||||
new HazardSimplePlugin(
|
|
||||||
bypassExecute = false,
|
|
||||||
bypassMemory = false,
|
|
||||||
bypassWriteBack = false,
|
|
||||||
bypassWriteBackBuffer = false,
|
|
||||||
pessimisticUseSrc = false,
|
|
||||||
pessimisticWriteRegFile = false,
|
|
||||||
pessimisticAddressMatch = false
|
|
||||||
),
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||||||
new DebugPlugin(axiClockDomain),
|
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||||||
new BranchPlugin(
|
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||||||
earlyBranch = false,
|
|
||||||
catchAddressMisaligned = false,
|
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||||||
prediction = NONE
|
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||||||
),
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||||||
new YamlPlugin("cpu0.yaml")
|
|
||||||
)
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)
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||||||
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val cpu = new VexRiscv(configLight)
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||||||
var iBus : Axi4Bus = null
|
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||||||
var dBus : Axi4Bus = null
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||||||
var debugBus : Apb3 = null
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||||||
for(plugin <- configLight.plugins) plugin match{
|
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||||||
case plugin : IBusSimplePlugin => iBus = plugin.iBus.toAxi4ReadOnly()
|
|
||||||
case plugin : IBusCachedPlugin => iBus = plugin.iBus.toAxi4ReadOnly()
|
|
||||||
case plugin : DBusSimplePlugin => dBus = plugin.dBus.toAxi4Shared()
|
|
||||||
case plugin : DBusCachedPlugin => dBus = plugin.dBus.toAxi4Shared(true)
|
|
||||||
case plugin : DebugPlugin => {
|
|
||||||
resetCtrl.coreResetUnbuffered setWhen(plugin.io.resetOut)
|
|
||||||
debugBus = plugin.io.bus.toApb3()
|
|
||||||
}
|
|
||||||
case _ =>
|
|
||||||
}
|
|
||||||
}
|
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||||||
|
|
||||||
val ram = Axi4SharedOnChipRam(
|
val ram = Axi4SharedOnChipRam(
|
||||||
dataWidth = 32,
|
dataWidth = 32,
|
||||||
byteCount = onChipRamSize,
|
byteCount = onChipRamSize,
|
||||||
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@ -282,6 +182,136 @@ class Briey(config: BrieyConfig) extends Component{
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||||||
)
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)
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val vgaCtrl = Axi4VgaCtrl(vgaCtrlConfig)
|
val vgaCtrl = Axi4VgaCtrl(vgaCtrlConfig)
|
||||||
|
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||||||
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|
||||||
|
|
||||||
|
val core = new ClockingArea(coreClockDomain){
|
||||||
|
val configLight = VexRiscvConfig(
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||||||
|
plugins = List(
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||||||
|
new PcManagerSimplePlugin(0x00000000l, false),
|
||||||
|
// new IBusSimplePlugin(
|
||||||
|
// interfaceKeepData = false,
|
||||||
|
// catchAccessFault = false
|
||||||
|
// ),
|
||||||
|
new IBusCachedPlugin(
|
||||||
|
config = InstructionCacheConfig(
|
||||||
|
cacheSize = 4096,
|
||||||
|
bytePerLine =32,
|
||||||
|
wayCount = 1,
|
||||||
|
wrappedMemAccess = true,
|
||||||
|
addressWidth = 32,
|
||||||
|
cpuDataWidth = 32,
|
||||||
|
memDataWidth = 32,
|
||||||
|
catchIllegalAccess = false,
|
||||||
|
catchAccessFault = false,
|
||||||
|
catchMemoryTranslationMiss = false,
|
||||||
|
asyncTagMemory = false,
|
||||||
|
twoStageLogic = true
|
||||||
|
)
|
||||||
|
// askMemoryTranslation = true,
|
||||||
|
// memoryTranslatorPortConfig = MemoryTranslatorPortConfig(
|
||||||
|
// portTlbSize = 4
|
||||||
|
// )
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||||||
|
),
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||||||
|
// new DBusSimplePlugin(
|
||||||
|
// catchAddressMisaligned = false,
|
||||||
|
// catchAccessFault = false
|
||||||
|
// ),
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||||||
|
new DBusCachedPlugin(
|
||||||
|
config = new DataCacheConfig(
|
||||||
|
cacheSize = 4096,
|
||||||
|
bytePerLine = 32,
|
||||||
|
wayCount = 1,
|
||||||
|
addressWidth = 32,
|
||||||
|
cpuDataWidth = 32,
|
||||||
|
memDataWidth = 32,
|
||||||
|
catchAccessError = false,
|
||||||
|
catchIllegal = false,
|
||||||
|
catchUnaligned = false,
|
||||||
|
catchMemoryTranslationMiss = false
|
||||||
|
),
|
||||||
|
memoryTranslatorPortConfig = null
|
||||||
|
// memoryTranslatorPortConfig = MemoryTranslatorPortConfig(
|
||||||
|
// portTlbSize = 6
|
||||||
|
// )
|
||||||
|
),
|
||||||
|
new StaticMemoryTranslatorPlugin(
|
||||||
|
ioRange = _(31 downto 28) === 0xF
|
||||||
|
),
|
||||||
|
new DecoderSimplePlugin(
|
||||||
|
catchIllegalInstruction = false
|
||||||
|
),
|
||||||
|
new RegFilePlugin(
|
||||||
|
regFileReadyKind = Plugin.SYNC,
|
||||||
|
zeroBoot = false
|
||||||
|
),
|
||||||
|
new IntAluPlugin,
|
||||||
|
new SrcPlugin(
|
||||||
|
separatedAddSub = false
|
||||||
|
),
|
||||||
|
new LightShifterPlugin,
|
||||||
|
new HazardSimplePlugin(
|
||||||
|
bypassExecute = true,
|
||||||
|
bypassMemory = true,
|
||||||
|
bypassWriteBack = true,
|
||||||
|
bypassWriteBackBuffer = true,
|
||||||
|
pessimisticUseSrc = false,
|
||||||
|
pessimisticWriteRegFile = false,
|
||||||
|
pessimisticAddressMatch = false
|
||||||
|
),
|
||||||
|
new DebugPlugin(axiClockDomain),
|
||||||
|
new BranchPlugin(
|
||||||
|
earlyBranch = false,
|
||||||
|
catchAddressMisaligned = false,
|
||||||
|
prediction = STATIC
|
||||||
|
),
|
||||||
|
new CsrPlugin(
|
||||||
|
config = MachineCsrConfig(
|
||||||
|
catchIllegalAccess = false,
|
||||||
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mvendorid = null,
|
||||||
|
marchid = null,
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||||||
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mimpid = null,
|
||||||
|
mhartid = null,
|
||||||
|
misaExtensionsInit = 66,
|
||||||
|
misaAccess = CsrAccess.NONE,
|
||||||
|
mtvecAccess = CsrAccess.NONE,
|
||||||
|
mtvecInit = 0x00000020l,
|
||||||
|
mepcAccess = CsrAccess.READ_WRITE,
|
||||||
|
mscratchGen = false,
|
||||||
|
mcauseAccess = CsrAccess.READ_ONLY,
|
||||||
|
mbadaddrAccess = CsrAccess.READ_ONLY,
|
||||||
|
mcycleAccess = CsrAccess.NONE,
|
||||||
|
minstretAccess = CsrAccess.NONE,
|
||||||
|
ecallGen = false,
|
||||||
|
wfiGen = false,
|
||||||
|
ucycleAccess = CsrAccess.NONE
|
||||||
|
)
|
||||||
|
),
|
||||||
|
new YamlPlugin("cpu0.yaml")
|
||||||
|
)
|
||||||
|
)
|
||||||
|
|
||||||
|
val cpu = new VexRiscv(configLight)
|
||||||
|
var iBus : Axi4ReadOnly = null
|
||||||
|
var dBus : Axi4Shared = null
|
||||||
|
var debugBus : Apb3 = null
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||||||
|
for(plugin <- configLight.plugins) plugin match{
|
||||||
|
case plugin : IBusSimplePlugin => iBus = plugin.iBus.toAxi4ReadOnly()
|
||||||
|
case plugin : IBusCachedPlugin => iBus = plugin.iBus.toAxi4ReadOnly()
|
||||||
|
case plugin : DBusSimplePlugin => dBus = plugin.dBus.toAxi4Shared()
|
||||||
|
case plugin : DBusCachedPlugin => dBus = plugin.dBus.toAxi4Shared(true)
|
||||||
|
case plugin : CsrPlugin => {
|
||||||
|
plugin.externalInterrupt := BufferCC(io.coreInterrupt)
|
||||||
|
plugin.timerInterrupt := timerCtrl.io.interrupt
|
||||||
|
}
|
||||||
|
case plugin : DebugPlugin => {
|
||||||
|
resetCtrl.coreResetUnbuffered setWhen(plugin.io.resetOut)
|
||||||
|
debugBus = plugin.io.bus.toApb3()
|
||||||
|
}
|
||||||
|
case _ =>
|
||||||
|
}
|
||||||
|
}
|
||||||
|
|
||||||
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||||||
val axiCrossbar = Axi4CrossbarFactory()
|
val axiCrossbar = Axi4CrossbarFactory()
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||||||
axiCrossbar.addSlaves(
|
axiCrossbar.addSlaves(
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||||||
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@ -294,7 +324,7 @@ class Briey(config: BrieyConfig) extends Component{
|
||||||
core.iBus -> List(ram.io.axi, sdramCtrl.io.axi),
|
core.iBus -> List(ram.io.axi, sdramCtrl.io.axi),
|
||||||
core.dBus -> List(ram.io.axi, sdramCtrl.io.axi, apbBridge.io.axi),
|
core.dBus -> List(ram.io.axi, sdramCtrl.io.axi, apbBridge.io.axi),
|
||||||
jtagCtrl.io.axi -> List(ram.io.axi, sdramCtrl.io.axi, apbBridge.io.axi),
|
jtagCtrl.io.axi -> List(ram.io.axi, sdramCtrl.io.axi, apbBridge.io.axi),
|
||||||
vgaCtrl.io.axi -> List( sdramCtrl.io.axi)
|
vgaCtrl.io.axi -> List( sdramCtrl.io.axi)
|
||||||
)
|
)
|
||||||
|
|
||||||
|
|
||||||
|
|
@ -324,6 +354,12 @@ class Briey(config: BrieyConfig) extends Component{
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||||||
ctrl.readRsp << crossbar.readRsp
|
ctrl.readRsp << crossbar.readRsp
|
||||||
})
|
})
|
||||||
|
|
||||||
|
axiCrossbar.addPipelining(core.dBus)((cpu,crossbar) => {
|
||||||
|
cpu.sharedCmd >> crossbar.sharedCmd
|
||||||
|
cpu.writeData >> crossbar.writeData
|
||||||
|
cpu.writeRsp << crossbar.writeRsp
|
||||||
|
cpu.readRsp <-< crossbar.readRsp
|
||||||
|
})
|
||||||
|
|
||||||
axiCrossbar.build()
|
axiCrossbar.build()
|
||||||
|
|
||||||
|
|
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