Add VexRiscvAxi4 demo
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ce6fd6d0aa
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@ -9,7 +9,7 @@ scalaVersion := "2.11.8"
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EclipseKeys.withSource := true
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EclipseKeys.withSource := true
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libraryDependencies ++= Seq(
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libraryDependencies ++= Seq(
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||||||
"com.github.spinalhdl" % "spinalhdl-core_2.11" % "0.11.2",
|
"com.github.spinalhdl" % "spinalhdl-core_2.11" % "0.11.3",
|
||||||
"com.github.spinalhdl" % "spinalhdl-lib_2.11" % "0.11.2",
|
"com.github.spinalhdl" % "spinalhdl-lib_2.11" % "0.11.3",
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||||||
"org.yaml" % "snakeyaml" % "1.8"
|
"org.yaml" % "snakeyaml" % "1.8"
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)
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)
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@ -0,0 +1,190 @@
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package vexriscv.demo
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import spinal.core._
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import spinal.lib._
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import spinal.lib.bus.amba4.axi.Axi4ReadOnly
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import spinal.lib.bus.avalon.AvalonMM
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import spinal.lib.com.jtag.Jtag
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import spinal.lib.eda.altera.{InterruptReceiverTag, QSysify, ResetEmitterTag}
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import vexriscv.ip.{DataCacheConfig, InstructionCacheConfig}
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import vexriscv.plugin._
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import vexriscv.{VexRiscv, VexRiscvConfig, plugin}
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/**
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* Created by spinalvm on 14.07.17.
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*/
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//class VexRiscvAvalon(debugClockDomain : ClockDomain) extends Component{
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//
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//}
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object VexRiscvAxi4WithIntegratedJtag{
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def main(args: Array[String]) {
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val report = SpinalVerilog{
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//CPU configuration
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val cpuConfig = VexRiscvConfig(
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plugins = List(
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new PcManagerSimplePlugin(0x00000000l, false),
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// new IBusSimplePlugin(
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// interfaceKeepData = false,
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||||||
|
// catchAccessFault = false
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// ),
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||||||
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// new DBusSimplePlugin(
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// catchAddressMisaligned = false,
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||||||
|
// catchAccessFault = false
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||||||
|
// ),
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new IBusCachedPlugin(
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||||||
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config = InstructionCacheConfig(
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cacheSize = 4096,
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|
bytePerLine =32,
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wayCount = 1,
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||||||
|
wrappedMemAccess = true,
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||||||
|
addressWidth = 32,
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||||||
|
cpuDataWidth = 32,
|
||||||
|
memDataWidth = 32,
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||||||
|
catchIllegalAccess = true,
|
||||||
|
catchAccessFault = true,
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||||||
|
catchMemoryTranslationMiss = true,
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|
asyncTagMemory = false,
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twoStageLogic = true
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)
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||||||
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// askMemoryTranslation = true,
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||||||
|
// memoryTranslatorPortConfig = MemoryTranslatorPortConfig(
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|
// portTlbSize = 4
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// )
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||||||
|
),
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||||||
|
new DBusCachedPlugin(
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||||||
|
config = new DataCacheConfig(
|
||||||
|
cacheSize = 4096,
|
||||||
|
bytePerLine = 32,
|
||||||
|
wayCount = 1,
|
||||||
|
addressWidth = 32,
|
||||||
|
cpuDataWidth = 32,
|
||||||
|
memDataWidth = 32,
|
||||||
|
catchAccessError = true,
|
||||||
|
catchIllegal = true,
|
||||||
|
catchUnaligned = true,
|
||||||
|
catchMemoryTranslationMiss = true
|
||||||
|
),
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||||||
|
memoryTranslatorPortConfig = null
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||||||
|
// memoryTranslatorPortConfig = MemoryTranslatorPortConfig(
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||||||
|
// portTlbSize = 6
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||||||
|
// )
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|
),
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||||||
|
new StaticMemoryTranslatorPlugin(
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||||||
|
ioRange = _(31 downto 28) === 0xF
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),
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|
new DecoderSimplePlugin(
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||||||
|
catchIllegalInstruction = true
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),
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||||||
|
new RegFilePlugin(
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||||||
|
regFileReadyKind = plugin.SYNC,
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||||||
|
zeroBoot = false
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),
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new IntAluPlugin,
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||||||
|
new SrcPlugin(
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||||||
|
separatedAddSub = false,
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||||||
|
executeInsertion = true
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||||||
|
),
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||||||
|
new FullBarrielShifterPlugin,
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||||||
|
new MulPlugin,
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||||||
|
new DivPlugin,
|
||||||
|
new HazardSimplePlugin(
|
||||||
|
bypassExecute = true,
|
||||||
|
bypassMemory = true,
|
||||||
|
bypassWriteBack = true,
|
||||||
|
bypassWriteBackBuffer = true,
|
||||||
|
pessimisticUseSrc = false,
|
||||||
|
pessimisticWriteRegFile = false,
|
||||||
|
pessimisticAddressMatch = false
|
||||||
|
),
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||||||
|
new DebugPlugin(ClockDomain.current.clone(reset = Bool().setName("debugReset"))),
|
||||||
|
new BranchPlugin(
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||||||
|
earlyBranch = false,
|
||||||
|
catchAddressMisaligned = true,
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||||||
|
prediction = STATIC
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||||||
|
),
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|
new CsrPlugin(
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||||||
|
config = CsrPluginConfig(
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||||||
|
catchIllegalAccess = false,
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||||||
|
mvendorid = null,
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||||||
|
marchid = null,
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||||||
|
mimpid = null,
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||||||
|
mhartid = null,
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||||||
|
misaExtensionsInit = 66,
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||||||
|
misaAccess = CsrAccess.NONE,
|
||||||
|
mtvecAccess = CsrAccess.NONE,
|
||||||
|
mtvecInit = 0x00000020l,
|
||||||
|
mepcAccess = CsrAccess.READ_WRITE,
|
||||||
|
mscratchGen = false,
|
||||||
|
mcauseAccess = CsrAccess.READ_ONLY,
|
||||||
|
mbadaddrAccess = CsrAccess.READ_ONLY,
|
||||||
|
mcycleAccess = CsrAccess.NONE,
|
||||||
|
minstretAccess = CsrAccess.NONE,
|
||||||
|
ecallGen = false,
|
||||||
|
wfiGen = false,
|
||||||
|
ucycleAccess = CsrAccess.NONE
|
||||||
|
)
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||||||
|
),
|
||||||
|
new YamlPlugin("cpu0.yaml")
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|
)
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|
)
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||||||
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||||||
|
//CPU instanciation
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val cpu = new VexRiscv(cpuConfig)
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//CPU modifications to be an Avalon one
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cpu.setDefinitionName("VexRiscvAxi4")
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cpu.rework {
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var iBus : Axi4ReadOnly = null
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|
for (plugin <- cpuConfig.plugins) plugin match {
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|
case plugin: IBusSimplePlugin => {
|
||||||
|
plugin.iBus.asDirectionLess() //Unset IO properties of iBus
|
||||||
|
iBus = master(plugin.iBus.toAxi4ReadOnly())
|
||||||
|
.setName("iBusAxi")
|
||||||
|
.addTag(ClockDomainTag(ClockDomain.current)) //Specify a clock domain to the iBus (used by QSysify)
|
||||||
|
}
|
||||||
|
case plugin: IBusCachedPlugin => {
|
||||||
|
plugin.iBus.asDirectionLess() //Unset IO properties of iBus
|
||||||
|
iBus = master(plugin.iBus.toAxi4ReadOnly())
|
||||||
|
.setName("iBusAxi")
|
||||||
|
.addTag(ClockDomainTag(ClockDomain.current)) //Specify a clock domain to the iBus (used by QSysify)
|
||||||
|
}
|
||||||
|
case plugin: DBusSimplePlugin => {
|
||||||
|
plugin.dBus.asDirectionLess()
|
||||||
|
master(plugin.dBus.toAxi4Shared().toAxi4().toFullConfig())
|
||||||
|
.setName("dBusAxi")
|
||||||
|
.addTag(ClockDomainTag(ClockDomain.current))
|
||||||
|
}
|
||||||
|
case plugin: DBusCachedPlugin => {
|
||||||
|
plugin.dBus.asDirectionLess()
|
||||||
|
master(plugin.dBus.toAxi4Shared().toAxi4().toFullConfig())
|
||||||
|
.setName("dBusAxi")
|
||||||
|
.addTag(ClockDomainTag(ClockDomain.current))
|
||||||
|
}
|
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|
case plugin: DebugPlugin => {
|
||||||
|
plugin.io.bus.asDirectionLess()
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|
val jtag = slave(new Jtag())
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|
.setName("jtag")
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|
jtag <> plugin.io.bus.fromJtag()
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|
plugin.io.resetOut
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|
.addTag(ResetEmitterTag(plugin.debugClockDomain))
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|
.parent = null //Avoid the io bundle to be interpreted as a QSys conduit
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|
}
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|
case _ =>
|
||||||
|
}
|
||||||
|
for (plugin <- cpuConfig.plugins) plugin match {
|
||||||
|
case plugin: CsrPlugin => {
|
||||||
|
plugin.externalInterrupt
|
||||||
|
.addTag(InterruptReceiverTag(iBus, ClockDomain.current))
|
||||||
|
plugin.timerInterrupt
|
||||||
|
.addTag(InterruptReceiverTag(iBus, ClockDomain.current))
|
||||||
|
}
|
||||||
|
case _ =>
|
||||||
|
}
|
||||||
|
}
|
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|
cpu
|
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|
}
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|
}
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||||||
|
}
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