litex/examples/basic/two_dividers.py

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Python
Raw Normal View History

from migen.fhdl.std import *
2011-12-08 15:25:05 -05:00
from migen.fhdl import verilog
2013-02-22 17:19:37 -05:00
from migen.genlib import divider
2011-12-08 15:25:05 -05:00
2015-04-13 14:45:35 -04:00
@ResetInserter()
@CEInserter()
2013-03-12 11:45:28 -04:00
class Example(Module):
def __init__(self, width):
d1 = divider.Divider(width)
d2 = divider.Divider(width)
self.submodules += d1, d2
self.ios = {
d1.ready_o, d1.quotient_o, d1.remainder_o, d1.start_i, d1.dividend_i, d1.divisor_i,
d2.ready_o, d2.quotient_o, d2.remainder_o, d2.start_i, d2.dividend_i, d2.divisor_i}
2013-03-12 11:45:28 -04:00
example = Example(16)
print(verilog.convert(example, example.ios | {example.ce, example.reset}))