core/cpu/vexriscv/core: improve indentation
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6068f6ce9c
commit
59fa71593d
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@ -171,37 +171,37 @@ class VexRiscv(Module, AutoCSR):
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self.comb += self.debug_reset.eq(0)
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self.comb += self.debug_reset.eq(0)
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self.specials += Instance("VexRiscv",
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self.specials += Instance("VexRiscv",
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i_clk=ClockSignal(),
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i_clk=ClockSignal(),
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i_reset=i_reset,
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i_reset=i_reset,
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i_externalResetVector=cpu_reset_address,
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i_externalResetVector=cpu_reset_address,
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i_externalInterruptArray=self.interrupt,
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i_externalInterruptArray=self.interrupt,
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i_timerInterrupt=0,
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i_timerInterrupt=0,
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o_iBusWishbone_ADR=i.adr,
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o_iBusWishbone_ADR=i.adr,
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o_iBusWishbone_DAT_MOSI=i.dat_w,
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o_iBusWishbone_DAT_MOSI=i.dat_w,
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o_iBusWishbone_SEL=i.sel,
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o_iBusWishbone_SEL=i.sel,
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o_iBusWishbone_CYC=i.cyc,
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o_iBusWishbone_CYC=i.cyc,
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o_iBusWishbone_STB=i.stb,
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o_iBusWishbone_STB=i.stb,
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o_iBusWishbone_WE=i.we,
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o_iBusWishbone_WE=i.we,
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o_iBusWishbone_CTI=i.cti,
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o_iBusWishbone_CTI=i.cti,
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o_iBusWishbone_BTE=i.bte,
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o_iBusWishbone_BTE=i.bte,
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i_iBusWishbone_DAT_MISO=i.dat_r,
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i_iBusWishbone_DAT_MISO=i.dat_r,
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i_iBusWishbone_ACK=i.ack,
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i_iBusWishbone_ACK=i.ack,
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i_iBusWishbone_ERR=i.err,
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i_iBusWishbone_ERR=i.err,
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o_dBusWishbone_ADR=d.adr,
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o_dBusWishbone_ADR=d.adr,
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o_dBusWishbone_DAT_MOSI=d.dat_w,
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o_dBusWishbone_DAT_MOSI=d.dat_w,
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o_dBusWishbone_SEL=d.sel,
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o_dBusWishbone_SEL=d.sel,
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o_dBusWishbone_CYC=d.cyc,
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o_dBusWishbone_CYC=d.cyc,
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o_dBusWishbone_STB=d.stb,
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o_dBusWishbone_STB=d.stb,
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o_dBusWishbone_WE=d.we,
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o_dBusWishbone_WE=d.we,
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o_dBusWishbone_CTI=d.cti,
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o_dBusWishbone_CTI=d.cti,
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o_dBusWishbone_BTE=d.bte,
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o_dBusWishbone_BTE=d.bte,
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i_dBusWishbone_DAT_MISO=d.dat_r,
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i_dBusWishbone_DAT_MISO=d.dat_r,
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i_dBusWishbone_ACK=d.ack,
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i_dBusWishbone_ACK=d.ack,
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i_dBusWishbone_ERR=d.err,
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i_dBusWishbone_ERR=d.err,
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**kwargs)
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**kwargs)
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# add verilog sources
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# add verilog sources
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self.add_sources(platform, source_file)
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self.add_sources(platform, source_file)
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