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@ -146,6 +146,199 @@ _io = [
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),
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]
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_connectors = [
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("HPC",
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{
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|
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"LA23_N": "A22",
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"LA26_N": "A18",
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"HA23_N": "L13",
|
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),
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("LPC",
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{
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||||
)
|
||||
]
|
||||
|
||||
def Platform(*args, toolchain="vivado", **kwargs):
|
||||
if toolchain == "ise":
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xilinx_platform = XilinxISEPlatform
|
||||
|
@ -158,7 +351,7 @@ def Platform(*args, toolchain="vivado", **kwargs):
|
|||
bitgen_opt = "-g LCK_cycle:6 -g Binary:Yes -w -g ConfigRate:12 -g SPI_buswidth:4"
|
||||
|
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def __init__(self, crg_factory=lambda p: CRG_DS(p, "clk156", "cpu_reset")):
|
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xilinx_platform.__init__(self, "xc7k325t-ffg900-2", _io, crg_factory)
|
||||
xilinx_platform.__init__(self, "xc7k325t-ffg900-2", _io, crg_factory, _connectors)
|
||||
|
||||
def create_programmer(self):
|
||||
return XC3SProg("jtaghs1_fast", "bscan_spi_kc705.bit")
|
||||
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