soc/cores/cpu: Add initial FazyRV support with default variant.
It will then be useful to expose the different parameters or create variants.
litex_sim --cpu-type=fazyrv:
__ _ __ _ __
/ / (_) /____ | |/_/
/ /__/ / __/ -_)> <
/____/_/\__/\__/_/|_|
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(c) Copyright 2012-2024 Enjoy-Digital
(c) Copyright 2007-2015 M-Labs
BIOS built on Mar 1 2024 06:49:55
BIOS CRC passed (1ee1fd74)
LiteX git sha1: 4ca66bbe
--=============== SoC ==================--
CPU: FazyRV-STANDARD @ 1MHz
BUS: wishbone 32-bit @ 4GiB
CSR: 32-bit data
ROM: 128.0KiB
SRAM: 8.0KiB
--============== Boot ==================--
Booting from serial...
Press Q or ESC to abort boot completely.
sL5DdSMmkekro
Timeout
No boot medium found
--============= Console ================--
litex>
This commit is contained in:
Florent Kermarrec
parent
4ca66bbee6
commit
697fb51a32
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@ -0,0 +1 @@
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from litex.soc.cores.cpu.fazyrv.core import FazyRV
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@ -0,0 +1,4 @@
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.section .text, "ax", @progbits
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.global boot_helper
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boot_helper:
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jr x13
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@ -0,0 +1,122 @@
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#
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# This file is part of LiteX.
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#
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# Copyright (c) 2024 Florent Kermarrec <florent@enjoy-digital.fr>
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# SPDX-License-Identifier: BSD-2-Clause
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import os
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from migen import *
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from litex.gen import *
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from litex.soc.interconnect import wishbone
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from litex.soc.cores.cpu import CPU, CPU_GCC_TRIPLE_RISCV32
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# Variants -----------------------------------------------------------------------------------------
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CPU_VARIANTS = {
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"standard": "fazyrv",
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}
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# GCC Flags ----------------------------------------------------------------------------------------
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GCC_FLAGS = {
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# /------------ Base ISA
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# | /------- Hardware Multiply + Divide
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||||||
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# | |/----- Atomics
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||||||
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# | ||/---- Compressed ISA
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# | |||/--- Single-Precision Floating-Point
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||||||
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# | ||||/-- Double-Precision Floating-Point
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# i macfd
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"standard": "-march=rv32i2p0 -mabi=ilp32",
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||||||
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}
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# FazyRV ------------------------------------------------------------------------------------------
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class FazyRV(CPU):
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category = "softcore"
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family = "riscv"
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name = "fazyrv"
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human_name = "fazyrv"
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variants = CPU_VARIANTS
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data_width = 32
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endianness = "little"
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gcc_triple = CPU_GCC_TRIPLE_RISCV32
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linker_output_format = "elf32-littleriscv"
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nop = "nop"
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io_regions = {0x8000_0000: 0x8000_0000} # Origin, Length.
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# GCC Flags.
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@property
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def gcc_flags(self):
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flags = GCC_FLAGS[self.variant]
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flags += " -D__fazyrv__ "
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return flags
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def __init__(self, platform, variant="standard"):
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self.platform = platform
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self.variant = variant
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self.human_name = f"FazyRV-{variant.upper()}"
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||||||
|
self.reset = Signal()
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||||||
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self.ibus = ibus = wishbone.Interface(data_width=32, address_width=32, addressing="byte")
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||||||
|
self.dbus = dbus = wishbone.Interface(data_width=32, address_width=32, addressing="byte")
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||||||
|
self.periph_buses = [ibus, dbus] # Peripheral buses (Connected to main SoC's bus).
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self.memory_buses = [] # Memory buses (Connected directly to LiteDRAM).
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# FazyRV Instance.
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# -----------------
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self.cpu_params = dict(
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# Parameters.
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p_CHUNKSIZE = 8,
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p_CONF = "MIN",
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|
p_MTVAL = 0,
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||||||
|
p_BOOTADR = 0,
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||||||
|
p_RFTYPE = "BRAM_DP_BP",
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||||||
|
p_MEMDLY1 = 0,
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||||||
|
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||||||
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# Clk / Rst.
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|
i_clk_i = ClockSignal("sys"),
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|
i_rst_in = ~(ResetSignal("sys") | self.reset),
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# IRQ / Trap.
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i_tirq_i = 0,
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|
o_trap_o = Open(),
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# I Bus.
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|
o_wb_imem_stb_o = ibus.stb,
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||||||
|
o_wb_imem_cyc_o = ibus.cyc,
|
||||||
|
o_wb_imem_adr_o = ibus.adr,
|
||||||
|
i_wb_imem_dat_i = ibus.dat_r,
|
||||||
|
i_wb_imem_ack_i = ibus.ack,
|
||||||
|
|
||||||
|
# D Bus.
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||||||
|
o_wb_dmem_cyc_o = dbus.cyc,
|
||||||
|
o_wb_dmem_stb_o = dbus.stb,
|
||||||
|
o_wb_dmem_we_o = dbus.we,
|
||||||
|
i_wb_dmem_ack_i = dbus.ack,
|
||||||
|
o_wb_dmem_be_o = dbus.sel,
|
||||||
|
i_wb_dmem_dat_i = dbus.dat_r,
|
||||||
|
o_wb_dmem_adr_o = dbus.adr,
|
||||||
|
o_wb_dmem_dat_o = dbus.dat_w,
|
||||||
|
)
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||||||
|
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||||||
|
# Add Verilog sources.
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|
# --------------------
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self.add_sources(platform, variant)
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|
def set_reset_address(self, reset_address):
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|
self.reset_address = reset_address
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|
self.cpu_params.update(p_BOOTADR=Constant(reset_address, 32))
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@staticmethod
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|
def add_sources(platform, variant):
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||||||
|
if not os.path.exists("FazyR"):
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|
os.system(f"git clone https://github.com/meiniKi/FazyRV")
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vdir = "/home/florent/dev/FazyRV/rtl"
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platform.add_verilog_include_path(vdir)
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platform.add_source_dir(vdir)
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||||||
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|
def do_finalize(self):
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||||||
|
assert hasattr(self, "reset_address")
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||||||
|
self.specials += Instance("fazyrv_top", **self.cpu_params)
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||||||
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@ -0,0 +1,75 @@
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|
#define MIE_MEIE 0x800
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||||||
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|
.global _start
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||||||
|
_start:
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||||||
|
j reset_vector
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||||||
|
|
||||||
|
reset_vector:
|
||||||
|
la sp, _fstack
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|
la t0, trap_vector
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||||||
|
csrw mtvec, t0
|
||||||
|
|
||||||
|
// initialize .data
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||||||
|
la t0, _fdata
|
||||||
|
la t1, _edata
|
||||||
|
la t2, _fdata_rom
|
||||||
|
1: beq t0, t1, 2f
|
||||||
|
lw t3, 0(t2)
|
||||||
|
sw t3, 0(t0)
|
||||||
|
addi t0, t0, 4
|
||||||
|
addi t2, t2, 4
|
||||||
|
j 1b
|
||||||
|
2:
|
||||||
|
|
||||||
|
// initialize .bss
|
||||||
|
la t0, _fbss
|
||||||
|
la t1, _ebss
|
||||||
|
1: beq t0, t1, 3f
|
||||||
|
sw zero, 0(t0)
|
||||||
|
addi t0, t0, 4
|
||||||
|
j 1b
|
||||||
|
3:
|
||||||
|
// enable external interrupts
|
||||||
|
li t0, MIE_MEIE
|
||||||
|
csrs mie, t0
|
||||||
|
|
||||||
|
call main
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|
1: j 1b
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||||||
|
|
||||||
|
trap_vector:
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|
addi sp, sp, -16*4
|
||||||
|
sw ra, 0*4(sp)
|
||||||
|
sw t0, 1*4(sp)
|
||||||
|
sw t1, 2*4(sp)
|
||||||
|
sw t2, 3*4(sp)
|
||||||
|
sw a0, 4*4(sp)
|
||||||
|
sw a1, 5*4(sp)
|
||||||
|
sw a2, 6*4(sp)
|
||||||
|
sw a3, 7*4(sp)
|
||||||
|
sw a4, 8*4(sp)
|
||||||
|
sw a5, 9*4(sp)
|
||||||
|
sw a6, 10*4(sp)
|
||||||
|
sw a7, 11*4(sp)
|
||||||
|
sw t3, 12*4(sp)
|
||||||
|
sw t4, 13*4(sp)
|
||||||
|
sw t5, 14*4(sp)
|
||||||
|
sw t6, 15*4(sp)
|
||||||
|
call isr
|
||||||
|
lw ra, 0*4(sp)
|
||||||
|
lw t0, 1*4(sp)
|
||||||
|
lw t1, 2*4(sp)
|
||||||
|
lw t2, 3*4(sp)
|
||||||
|
lw a0, 4*4(sp)
|
||||||
|
lw a1, 5*4(sp)
|
||||||
|
lw a2, 6*4(sp)
|
||||||
|
lw a3, 7*4(sp)
|
||||||
|
lw a4, 8*4(sp)
|
||||||
|
lw a5, 9*4(sp)
|
||||||
|
lw a6, 10*4(sp)
|
||||||
|
lw a7, 11*4(sp)
|
||||||
|
lw t3, 12*4(sp)
|
||||||
|
lw t4, 13*4(sp)
|
||||||
|
lw t5, 14*4(sp)
|
||||||
|
lw t6, 15*4(sp)
|
||||||
|
addi sp, sp, 16*4
|
||||||
|
mret
|
||||||
|
|
@ -0,0 +1,4 @@
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|
#ifndef __IRQ_H
|
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|
#define __IRQ_H
|
||||||
|
|
||||||
|
#endif /* __IRQ_H */
|
||||||
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@ -0,0 +1,19 @@
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||||||
|
#ifndef __SYSTEM_H
|
||||||
|
#define __SYSTEM_H
|
||||||
|
|
||||||
|
#ifdef __cplusplus
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|
extern "C" {
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||||||
|
#endif
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|
__attribute__((unused)) static void flush_cpu_icache(void){}; /* No instruction cache */
|
||||||
|
__attribute__((unused)) static void flush_cpu_dcache(void){}; /* No instruction cache */
|
||||||
|
void flush_l2_cache(void);
|
||||||
|
|
||||||
|
void busy_wait(unsigned int ms);
|
||||||
|
void busy_wait_us(unsigned int us);
|
||||||
|
|
||||||
|
#ifdef __cplusplus
|
||||||
|
}
|
||||||
|
#endif
|
||||||
|
|
||||||
|
#endif /* __SYSTEM_H */
|
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