boards/plaforms: add FMC LPC connector to nexys_video
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afd0a0c7f3
commit
ac70083453
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@ -125,13 +125,92 @@ _io = [
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),
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),
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]
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]
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_connectors = [
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("LPC", {
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"GBTCLK0_M2C_P": "F10",
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"GBTCLK0_M2C_N": "E10",
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"LA01_CC_P": "J20",
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"LA01_CC_N": "J21",
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"LA05_P": "M21",
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"LA05_N": "L21",
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"LA09_P": "H20",
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"LA09_N": "G20",
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"LA13_P": "K17",
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"LA13_N": "J17",
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"LA17_CC_P": "B17",
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"LA17_CC_N": "B18",
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"LA23_P": "B21",
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||||||
|
"LA23_N": "A21",
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"LA26_P": "F18",
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"LA26_N": "E18",
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||||||
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"CLK0_M2C_P": "J19",
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"CLK0_M2C_N": "A19",
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||||||
|
"LA02_P": "M18",
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|
"LA02_N": "L18",
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||||||
|
"LA04_P": "N20",
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|
"LA04_N": "M20",
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"LA07_P": "M13",
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||||||
|
"LA07_N": "L13",
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||||||
|
"LA11_P": "L14",
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||||||
|
"LA11_N": "L15",
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||||||
|
"LA15_P": "L16",
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||||||
|
"LA15_N": "K16",
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||||||
|
"LA19_P": "A18",
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||||||
|
"LA19_N": "A19",
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||||||
|
"LA21_P": "E19",
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|
"LA21_N": "D19",
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||||||
|
"LA24_P": "B15",
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||||||
|
"LA24_N": "B16",
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|
"LA28_P": "C13",
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|
"LA28_N": "B13",
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|
"LA30_P": "A13",
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||||||
|
"LA30_N": "A14",
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||||||
|
"LA32_P": "A15",
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||||||
|
"LA32_N": "A16",
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||||||
|
"LA06_P": "N22",
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|
"LA06_N": "M22",
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||||||
|
"LA10_P": "K21",
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||||||
|
"LA10_N": "K22",
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||||||
|
"LA14_P": "J22",
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||||||
|
"LA14_N": "H22",
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"LA18_CC_P": "D17",
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"LA18_CC_N": "C17",
|
||||||
|
"LA27_P": "B20",
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||||||
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"LA27_N": "A20",
|
||||||
|
"CLK1_M2C_P": "C18",
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|
"CLK1_M2C_N": "C19",
|
||||||
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"LA00_CC_P": "K18",
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|
"LA00_CC_N": "K19",
|
||||||
|
"LA03_P": "N18",
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||||||
|
"LA03_N": "N19",
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||||||
|
"LA08_P": "M15",
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||||||
|
"LA08_N": "M16",
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||||||
|
"LA12_P": "L19",
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||||||
|
"LA12_N": "L20",
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||||||
|
"LA16_P": "G17",
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||||||
|
"LA16_N": "G18",
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||||||
|
"LA20_P": "F19",
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||||||
|
"LA20_N": "F20",
|
||||||
|
"LA22_P": "E21",
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||||||
|
"LA22_N": "D21",
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||||||
|
"LA25_P": "F16",
|
||||||
|
"LA25_N": "E17",
|
||||||
|
"LA29_P": "C14",
|
||||||
|
"LA29_N": "C15",
|
||||||
|
"LA31_P": "E13",
|
||||||
|
"LA31_N": "E14",
|
||||||
|
"LA33_P": "F13",
|
||||||
|
"LA33_N": "F14",
|
||||||
|
}
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)
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]
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||||||
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||||||
class Platform(XilinxPlatform):
|
class Platform(XilinxPlatform):
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||||||
default_clk_name = "clk100"
|
default_clk_name = "clk100"
|
||||||
default_clk_period = 10.0
|
default_clk_period = 10.0
|
||||||
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||||||
def __init__(self, toolchain="vivado", programmer="vivado"):
|
def __init__(self, toolchain="vivado", programmer="vivado"):
|
||||||
XilinxPlatform.__init__(self, "xc7a200t-sbg484-1", _io,
|
XilinxPlatform.__init__(self, "xc7a200t-sbg484-1", _io, _connectors,
|
||||||
toolchain=toolchain)
|
toolchain=toolchain)
|
||||||
self.toolchain.bitstream_commands = \
|
self.toolchain.bitstream_commands = \
|
||||||
["set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]"]
|
["set_property BITSTREAM.CONFIG.SPI_BUSWIDTH 4 [current_design]"]
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||||||
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