mirror of
https://github.com/enjoy-digital/litex.git
synced 2025-01-04 09:52:26 -05:00
add test_MigLa_1 example : csr access analyzing
This commit is contained in:
Florent Kermarrec
parent
0be7704a85
commit
b5980a90cc
9 changed files with 240 additions and 6192 deletions
File diff suppressed because it is too large
Load diff
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@ -31,10 +31,10 @@ MIGLA_ADDR = 0x0200
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csr = Uart2Spi(1,115200,debug=False)
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# MigScope Configuration
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# migIo
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# migIo0
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migIo0 = migIo.MigIo(MIGIO_ADDR, 8, "IO",csr)
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# Trigger
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# migIla0
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term0 = trigger.Term(trig_width)
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trigger0 = trigger.Trigger(trig_width, [term0])
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recorder0 = recorder.Recorder(dat_width, record_size)
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@ -87,4 +87,4 @@ capture(1024)
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myvcd = Vcd()
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myvcd.add(Var("wire", 16, "trig_dat", dat_vcd))
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myvcd.write("test_MigLa.vcd")
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||||
myvcd.write("test_MigLa_0.vcd")
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73
examples/de0_nano/client/test_MigLa_1.py
Normal file
73
examples/de0_nano/client/test_MigLa_1.py
Normal file
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@ -0,0 +1,73 @@
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from migen.fhdl.structure import *
|
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from migen.fhdl import verilog, autofragment
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from migen.bus import csr
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from migen.bus.transactions import *
|
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from migen.bank import description, csrgen
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from migen.bank.description import *
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import sys
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sys.path.append("../../../")
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from migScope import trigger, recorder, migIo, migLa
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from migScope.tools.truthtable import *
|
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from migScope.tools.vcd import *
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import spi2Csr
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from spi2Csr.tools.uart2Spi import *
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#==============================================================================
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# P A R A M E T E R S
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#==============================================================================
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# Bus Width
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trig_width = 32
|
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dat_width = 32
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||||
# Record Size
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record_size = 4096
|
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# Csr Addr
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MIGIO0_ADDR = 0x0000
|
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MIGLA1_ADDR = 0x0600
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csr = Uart2Spi(1,115200,debug=False)
|
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# MigScope Configuration
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# migIo0
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||||
migIo0 = migIo.MigIo(MIGIO0_ADDR, 8, "IO",csr)
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# migIla1
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||||
term1 = trigger.Term(trig_width)
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trigger1 = trigger.Trigger(trig_width, [term1])
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recorder1 = recorder.Recorder(dat_width, record_size)
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||||
migLa1 = migLa.MigLa(MIGLA1_ADDR, trigger1, recorder1, csr)
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#==============================================================================
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# T E S T M I G L A
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#==============================================================================
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dat_vcd = []
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recorder1.size(1024)
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term1.write(0x0100005A,0x0100005A)
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sum_tt = gen_truth_table("term1")
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||||
migLa1.trig.sum.write(sum_tt)
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||||
migLa1.rec.reset()
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||||
migLa1.rec.offset(256)
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||||
migLa1.rec.arm()
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||||
print("-Recorder [Armed]")
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||||
print("-Waiting Trigger...", end = ' ')
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||||
csr.write(0x0000,0x5A)
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while(not migLa1.rec.is_done()):
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||||
time.sleep(0.1)
|
||||
print("[Done]")
|
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||||
print("-Receiving Data...", end = ' ')
|
||||
sys.stdout.flush()
|
||||
dat_vcd += migLa1.rec.read(1024)
|
||||
print("[Done]")
|
||||
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||||
myvcd = Vcd()
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||||
myvcd.add(Var("wire", 8, "csr_dat_w", get_bits(dat_vcd, 32, 0, 8)))
|
||||
myvcd.add(Var("wire", 16, "csr_adr", get_bits(dat_vcd, 32, 8, 24)))
|
||||
myvcd.add(Var("wire", 1, "csr_we", get_bits(dat_vcd, 32, 24)))
|
||||
myvcd.write("test_MigLa_1.vcd")
|
||||
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@ -60,30 +60,41 @@ clk_period_ns = clk_freq*ns
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n = t2n(clk_period_ns)
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# Bus Width
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trig_width = 16
|
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dat_width = 16
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||||
trig0_width = 16
|
||||
dat0_width = 16
|
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trig1_width = 32
|
||||
dat1_width = 32
|
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# Record Size
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||||
record_size = 4096
|
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# Csr Addr
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||||
MIGIO_ADDR = 0x0000
|
||||
MIGLA_ADDR = 0x0200
|
||||
MIGIO0_ADDR = 0x0000
|
||||
MIGLA0_ADDR = 0x0200
|
||||
MIGLA1_ADDR = 0x0600
|
||||
|
||||
#==============================================================================
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||||
# M I S C O P E E X A M P L E
|
||||
#==============================================================================
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def get():
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# migIo
|
||||
migIo0 = migIo.MigIo(MIGIO_ADDR, 8, "IO")
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||||
# migIo0
|
||||
migIo0 = migIo.MigIo(MIGIO0_ADDR, 8, "IO")
|
||||
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||||
# migLa
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||||
term0 = trigger.Term(trig_width)
|
||||
trigger0 = trigger.Trigger(trig_width, [term0])
|
||||
recorder0 = recorder.Recorder(dat_width, record_size)
|
||||
# migLa0
|
||||
term0 = trigger.Term(trig0_width)
|
||||
trigger0 = trigger.Trigger(trig0_width, [term0])
|
||||
recorder0 = recorder.Recorder(dat0_width, record_size)
|
||||
|
||||
migLa0 = migLa.MigLa(MIGLA_ADDR, trigger0, recorder0)
|
||||
migLa0 = migLa.MigLa(MIGLA0_ADDR, trigger0, recorder0)
|
||||
|
||||
# migLa1
|
||||
term1 = trigger.Term(trig1_width)
|
||||
trigger1 = trigger.Trigger(trig1_width, [term1])
|
||||
recorder1 = recorder.Recorder(dat1_width, record_size)
|
||||
|
||||
migLa1 = migLa.MigLa(MIGLA1_ADDR, trigger1, recorder1)
|
||||
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||||
# Spi2Csr
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||||
spi2csr0 = spi2Csr.Spi2Csr(16,8)
|
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@ -93,7 +104,10 @@ def get():
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|||
[
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migIo0.bank.interface,
|
||||
migLa0.trig.bank.interface,
|
||||
migLa0.rec.bank.interface
|
||||
migLa0.rec.bank.interface,
|
||||
migLa1.trig.bank.interface,
|
||||
migLa1.rec.bank.interface,
|
||||
|
||||
])
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||||
comb = []
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||||
sync = []
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@ -150,6 +164,17 @@ def get():
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migLa0.in_dat.eq(sig_gen)
|
||||
]
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||||
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||||
# MigLa1 input
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||||
comb += [
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||||
migLa1.in_trig[:8].eq(spi2csr0.csr.dat_w),
|
||||
migLa1.in_trig[8:24].eq(spi2csr0.csr.adr),
|
||||
migLa1.in_trig[24].eq(spi2csr0.csr.we),
|
||||
migLa1.in_dat[:8].eq(spi2csr0.csr.dat_w),
|
||||
migLa1.in_dat[8:24].eq(spi2csr0.csr.adr),
|
||||
migLa1.in_dat[24].eq(spi2csr0.csr.we)
|
||||
]
|
||||
|
||||
|
||||
# HouseKeeping
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||||
cd_in = ClockDomain("in")
|
||||
in_rst_n = Signal()
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|
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@ -1,5 +1,5 @@
|
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$date
|
||||
2012-09-17 17:00
|
||||
2012-09-17 20:01
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||||
$end
|
||||
$version
|
||||
miscope VCD dump
|
||||
|
|
|
|||
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@ -31,10 +31,10 @@ MIGLA_ADDR = 0x0200
|
|||
csr = Uart2Spi(1,115200,debug=False)
|
||||
|
||||
# MigScope Configuration
|
||||
# migIo
|
||||
# migIo0
|
||||
migIo0 = migIo.MigIo(MIGIO_ADDR, 8, "IO",csr)
|
||||
|
||||
# Trigger
|
||||
# migIla0
|
||||
term0 = trigger.Term(trig_width)
|
||||
trigger0 = trigger.Trigger(trig_width, [term0])
|
||||
recorder0 = recorder.Recorder(dat_width, record_size)
|
||||
|
|
@ -87,4 +87,4 @@ capture(1024)
|
|||
|
||||
myvcd = Vcd()
|
||||
myvcd.add(Var("wire", 16, "trig_dat", dat_vcd))
|
||||
myvcd.write("test_MigLa.vcd")
|
||||
myvcd.write("test_MigLa_0.vcd")
|
||||
73
examples/de1/client/test_MigLa_1.py
Normal file
73
examples/de1/client/test_MigLa_1.py
Normal file
|
|
@ -0,0 +1,73 @@
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|||
from migen.fhdl.structure import *
|
||||
from migen.fhdl import verilog, autofragment
|
||||
from migen.bus import csr
|
||||
from migen.bus.transactions import *
|
||||
from migen.bank import description, csrgen
|
||||
from migen.bank.description import *
|
||||
|
||||
import sys
|
||||
sys.path.append("../../../")
|
||||
|
||||
from migScope import trigger, recorder, migIo, migLa
|
||||
from migScope.tools.truthtable import *
|
||||
from migScope.tools.vcd import *
|
||||
import spi2Csr
|
||||
from spi2Csr.tools.uart2Spi import *
|
||||
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||||
#==============================================================================
|
||||
# P A R A M E T E R S
|
||||
#==============================================================================
|
||||
# Bus Width
|
||||
trig_width = 32
|
||||
dat_width = 32
|
||||
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||||
# Record Size
|
||||
record_size = 4096
|
||||
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||||
# Csr Addr
|
||||
MIGIO0_ADDR = 0x0000
|
||||
MIGLA1_ADDR = 0x0600
|
||||
|
||||
csr = Uart2Spi(1,115200,debug=False)
|
||||
|
||||
# MigScope Configuration
|
||||
# migIo0
|
||||
migIo0 = migIo.MigIo(MIGIO0_ADDR, 8, "IO",csr)
|
||||
|
||||
# migIla1
|
||||
term1 = trigger.Term(trig_width)
|
||||
trigger1 = trigger.Trigger(trig_width, [term1])
|
||||
recorder1 = recorder.Recorder(dat_width, record_size)
|
||||
|
||||
migLa1 = migLa.MigLa(MIGLA1_ADDR, trigger1, recorder1, csr)
|
||||
|
||||
#==============================================================================
|
||||
# T E S T M I G L A
|
||||
#==============================================================================
|
||||
dat_vcd = []
|
||||
recorder1.size(1024)
|
||||
|
||||
term1.write(0x0100005A,0x0100005A)
|
||||
sum_tt = gen_truth_table("term1")
|
||||
migLa1.trig.sum.write(sum_tt)
|
||||
migLa1.rec.reset()
|
||||
migLa1.rec.offset(256)
|
||||
migLa1.rec.arm()
|
||||
|
||||
print("-Recorder [Armed]")
|
||||
print("-Waiting Trigger...", end = ' ')
|
||||
csr.write(0x0000,0x5A)
|
||||
while(not migLa1.rec.is_done()):
|
||||
time.sleep(0.1)
|
||||
print("[Done]")
|
||||
|
||||
print("-Receiving Data...", end = ' ')
|
||||
sys.stdout.flush()
|
||||
dat_vcd += migLa1.rec.read(1024)
|
||||
print("[Done]")
|
||||
|
||||
myvcd = Vcd()
|
||||
myvcd.add(Var("wire", 8, "csr_dat_w", get_bits(dat_vcd, 32, 0, 8)))
|
||||
myvcd.add(Var("wire", 16, "csr_adr", get_bits(dat_vcd, 32, 8, 24)))
|
||||
myvcd.add(Var("wire", 1, "csr_we", get_bits(dat_vcd, 32, 24)))
|
||||
myvcd.write("test_MigLa_1.vcd")
|
||||
|
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@ -60,30 +60,41 @@ clk_period_ns = clk_freq*ns
|
|||
n = t2n(clk_period_ns)
|
||||
|
||||
# Bus Width
|
||||
trig_width = 16
|
||||
dat_width = 16
|
||||
trig0_width = 16
|
||||
dat0_width = 16
|
||||
|
||||
trig1_width = 32
|
||||
dat1_width = 32
|
||||
|
||||
# Record Size
|
||||
record_size = 4096
|
||||
|
||||
# Csr Addr
|
||||
MIGIO_ADDR = 0x0000
|
||||
MIGLA_ADDR = 0x0200
|
||||
MIGIO0_ADDR = 0x0000
|
||||
MIGLA0_ADDR = 0x0200
|
||||
MIGLA1_ADDR = 0x0600
|
||||
|
||||
#==============================================================================
|
||||
# M I S C O P E E X A M P L E
|
||||
#==============================================================================
|
||||
def get():
|
||||
|
||||
# migIo
|
||||
migIo0 = migIo.MigIo(MIGIO_ADDR, 8, "IO")
|
||||
# migIo0
|
||||
migIo0 = migIo.MigIo(MIGIO0_ADDR, 8, "IO")
|
||||
|
||||
# migLa
|
||||
term0 = trigger.Term(trig_width)
|
||||
trigger0 = trigger.Trigger(trig_width, [term0])
|
||||
recorder0 = recorder.Recorder(dat_width, record_size)
|
||||
# migLa0
|
||||
term0 = trigger.Term(trig0_width)
|
||||
trigger0 = trigger.Trigger(trig0_width, [term0])
|
||||
recorder0 = recorder.Recorder(dat0_width, record_size)
|
||||
|
||||
migLa0 = migLa.MigLa(MIGLA_ADDR, trigger0, recorder0)
|
||||
migLa0 = migLa.MigLa(MIGLA0_ADDR, trigger0, recorder0)
|
||||
|
||||
# migLa1
|
||||
term1 = trigger.Term(trig1_width)
|
||||
trigger1 = trigger.Trigger(trig1_width, [term1])
|
||||
recorder1 = recorder.Recorder(dat1_width, record_size)
|
||||
|
||||
migLa1 = migLa.MigLa(MIGLA1_ADDR, trigger1, recorder1)
|
||||
|
||||
# Spi2Csr
|
||||
spi2csr0 = spi2Csr.Spi2Csr(16,8)
|
||||
|
|
@ -93,7 +104,10 @@ def get():
|
|||
[
|
||||
migIo0.bank.interface,
|
||||
migLa0.trig.bank.interface,
|
||||
migLa0.rec.bank.interface
|
||||
migLa0.rec.bank.interface,
|
||||
migLa1.trig.bank.interface,
|
||||
migLa1.rec.bank.interface,
|
||||
|
||||
])
|
||||
comb = []
|
||||
sync = []
|
||||
|
|
@ -153,6 +167,17 @@ def get():
|
|||
migLa0.in_dat.eq(sig_gen)
|
||||
]
|
||||
|
||||
# MigLa1 input
|
||||
comb += [
|
||||
migLa1.in_trig[:8].eq(spi2csr0.csr.dat_w),
|
||||
migLa1.in_trig[8:24].eq(spi2csr0.csr.adr),
|
||||
migLa1.in_trig[24].eq(spi2csr0.csr.we),
|
||||
migLa1.in_dat[:8].eq(spi2csr0.csr.dat_w),
|
||||
migLa1.in_dat[8:24].eq(spi2csr0.csr.adr),
|
||||
migLa1.in_dat[24].eq(spi2csr0.csr.we)
|
||||
]
|
||||
|
||||
|
||||
# HouseKeeping
|
||||
cd_in = ClockDomain("in")
|
||||
in_rst_n = Signal()
|
||||
|
|
|
|||
|
|
@ -4,6 +4,19 @@ import datetime
|
|||
sys.path.append("../../")
|
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from migScope.tools.conv import *
|
||||
|
||||
def get_bits(values, width, low, high =None):
|
||||
r = []
|
||||
for val in values:
|
||||
t = dec2bin(val,width)[::-1]
|
||||
if high == None:
|
||||
t = t[low]
|
||||
else:
|
||||
t = t[low:high]
|
||||
t = t[::1]
|
||||
t = int(t,2)
|
||||
r.append(t)
|
||||
return r
|
||||
|
||||
class Var:
|
||||
def __init__(self,type , width , name, values=[], default="x"):
|
||||
self.type = type
|
||||
|
|
|
|||
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