Merge pull request #1386 from sergachev/feature/test_axi_width_conversion
test: add axi 64b to 32b conversion test
This commit is contained in:
commit
c734732ece
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@ -335,3 +335,86 @@ class TestAXI(unittest.TestCase):
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r_valid_random = 90,
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r_valid_random = 90,
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r_ready_random = 90
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r_ready_random = 90
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)
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)
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def test_axi_width_converter(self):
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class DUT(Module):
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def __init__(self, dw_from=64, dw_to=32):
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self.axi_master = axi_master = AXIInterface(data_width=dw_from)
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self.axi_slave = axi_slave = AXIInterface(data_width=dw_to)
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converter = AXIConverter(axi_master, axi_slave)
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self.submodules += converter
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wb = wishbone.Interface(data_width=dw_to,
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adr_width=axi_slave.address_width - log2_int(axi_slave.data_width // 8))
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axi2wb = AXI2Wishbone(axi_slave, wb)
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self.submodules += axi2wb
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self.mem = mem = wishbone.SRAM(1024, bus=wb, init=range(256))
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self.submodules += mem
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class DUT_ref(Module):
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"""
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An alternative configuration to the DUT above not using AXIConverter
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to demonstrate that the generators below are valid.
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Not used by default.
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"""
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def __init__(self, dw_from=64, dw_to=32):
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self.axi_master = axi_master = AXIInterface(data_width=dw_from)
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wb_from = wishbone.Interface(data_width=dw_from,
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adr_width=axi_master.address_width - log2_int(axi_master.data_width // 8))
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axi2wb = AXI2Wishbone(axi_master, wb_from)
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self.submodules += axi2wb
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wb_to = wishbone.Interface(data_width=dw_to,
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adr_width=wb_from.adr_width - log2_int(wb_from.data_width // dw_to))
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wb2wb = wishbone.Converter(wb_from, wb_to)
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self.submodules += wb2wb
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self.mem = mem = wishbone.SRAM(1024, bus=wb_to, init=range(256))
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self.submodules += mem
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def generator_rd(dut):
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axi_port = dut.axi_master
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addr = 0x34
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yield axi_port.ar.addr.eq(addr * dut.mem.bus.data_width // 8)
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yield axi_port.ar.valid.eq(1)
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yield axi_port.ar.burst.eq(0)
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yield axi_port.ar.len.eq(0)
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yield axi_port.ar.size.eq(log2_int(axi_port.data_width // 8))
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yield axi_port.r.ready.eq(1)
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yield
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while (yield axi_port.r.valid) == 0:
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yield
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rd = (yield axi_port.r.data)
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mem_content = 0
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i = 0
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while i < axi_port.data_width // dut.mem.bus.data_width:
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mem_content |= (yield dut.mem.mem[addr + i]) << (i * dut.mem.bus.data_width)
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i += 1
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assert rd == mem_content, (hex(rd), hex(mem_content))
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def generator_wr(dut):
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axi_port = dut.axi_master
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addr = 0x24
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data = 0x98761244
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yield axi_port.aw.addr.eq(addr * 4)
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yield axi_port.aw.valid.eq(1)
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yield axi_port.aw.burst.eq(0)
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yield axi_port.aw.len.eq(0)
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yield axi_port.aw.size.eq(log2_int(axi_port.data_width // 8))
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yield axi_port.w.strb.eq(2**(len(axi_port.w.data)//8) - 1)
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yield axi_port.w.data.eq(data)
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yield axi_port.w.valid.eq(1)
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yield axi_port.w.last.eq(1)
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yield
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while (yield axi_port.aw.ready) == 0:
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yield
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yield axi_port.aw.valid.eq(0)
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while (yield axi_port.w.ready) == 0:
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yield
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yield axi_port.w.valid.eq(0)
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mem_content = 0
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i = 0
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while i < axi_port.data_width // dut.mem.bus.data_width:
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||||||
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mem_content |= (yield dut.mem.mem[addr + i]) << (i * dut.mem.bus.data_width)
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||||||
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i += 1
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assert data == mem_content, (hex(data), hex(mem_content))
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dut = DUT(64, 32)
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run_simulation(dut, [generator_rd(dut), generator_wr(dut)])
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