mirror of
https://github.com/enjoy-digital/litex.git
synced 2025-01-04 09:52:26 -05:00
examples: remove outdated wb_intercon simulation
This commit is contained in:
Sebastien Bourdeauducq
parent
84aa703447
commit
f4adb0fe9c
5 changed files with 0 additions and 397 deletions
examples/wb_intercon
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@ -1,20 +0,0 @@
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SOURCES=tb_intercon.v intercon.v master.v slave.v
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all: tb_intercon
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sim: tb_intercon
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./tb_intercon
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cversim: $(SOURCES)
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cver $(SOURCES)
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clean:
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rm -f tb_intercon intercon.v intercon.vcd verilog.log
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tb_intercon: $(SOURCES)
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iverilog -o tb_intercon $(SOURCES)
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intercon.v: intercon_conv.py
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python3 intercon_conv.py > intercon.v
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.PHONY: clean sim cversim
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@ -1,19 +0,0 @@
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from migen.fhdl import verilog
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from migen.bus import wishbone
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m1 = wishbone.Interface()
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m2 = wishbone.Interface()
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s1 = wishbone.Interface()
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||||||
s2 = wishbone.Interface()
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||||||
wishbonecon0 = wishbone.InterconnectShared(
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[m1, m2],
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[(0, s1), (1, s2)],
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register=True,
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offset=1)
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frag = wishbonecon0.get_fragment()
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v = verilog.convert(frag, name="intercon", ios={m1.cyc, m1.stb, m1.we, m1.adr, m1.sel, m1.dat_w, m1.dat_r, m1.ack,
|
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||||||
m2.cyc, m2.stb, m2.we, m2.adr, m2.sel, m2.dat_r, m2.dat_w, m2.ack,
|
|
||||||
s1.cyc, s1.stb, s1.we, s1.adr, s1.sel, s1.dat_r, s1.dat_w, s1.ack,
|
|
||||||
s2.cyc, s2.stb, s2.we, s2.adr, s2.sel, s2.dat_r, s2.dat_w, s2.ack})
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print(v)
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@ -1,89 +0,0 @@
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/*
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* Milkymist SoC
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* Copyright (C) 2007, 2008, 2009, 2011 Sebastien Bourdeauducq
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* This program is free software: you can redistribute it and/or modify
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* it under the terms of the GNU General Public License as published by
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* the Free Software Foundation, version 3 of the License.
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*
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* This program is distributed in the hope that it will be useful,
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* but WITHOUT ANY WARRANTY; without even the implied warranty of
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* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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* GNU General Public License for more details.
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* You should have received a copy of the GNU General Public License
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* along with this program. If not, see <http://www.gnu.org/licenses/>.
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*/
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module master #(
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parameter id = 0,
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parameter nreads = 10,
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parameter nwrites = 10,
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parameter p = 4
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) (
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input sys_clk,
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input sys_rst,
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output reg [31:0] dat_w,
|
|
||||||
input [31:0] dat_r,
|
|
||||||
output reg [29:0] adr,
|
|
||||||
output reg we,
|
|
||||||
output reg [3:0] sel,
|
|
||||||
output cyc,
|
|
||||||
output stb,
|
|
||||||
input ack,
|
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||||||
|
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||||||
output reg tend
|
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||||||
);
|
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||||||
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integer rcounter;
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integer wcounter;
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reg active;
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assign cyc = active;
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assign stb = active;
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always @(posedge sys_clk) begin
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||||||
if(sys_rst) begin
|
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dat_w <= 0;
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||||||
adr <= 0;
|
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||||||
we <= 0;
|
|
||||||
sel <= 0;
|
|
||||||
active <= 0;
|
|
||||||
rcounter = 0;
|
|
||||||
wcounter = 0;
|
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||||||
tend <= 0;
|
|
||||||
end else begin
|
|
||||||
if(ack) begin
|
|
||||||
if(~active)
|
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||||||
$display("[M%d] Spurious ack", id);
|
|
||||||
else begin
|
|
||||||
if(we)
|
|
||||||
$display("[M%d] Ack W: %x:%x [%x]", id, adr, dat_w, sel);
|
|
||||||
else
|
|
||||||
$display("[M%d] Ack R: %x:%x [%x]", id, adr, dat_r, sel);
|
|
||||||
end
|
|
||||||
active <= 1'b0;
|
|
||||||
end else if(~active) begin
|
|
||||||
if(($random % p) == 0) begin
|
|
||||||
adr <= (($random % 5) << (30-2)) + id;
|
|
||||||
sel <= sel + 1;
|
|
||||||
active <= 1'b1;
|
|
||||||
if(($random % 2) == 0) begin
|
|
||||||
/* Read */
|
|
||||||
we <= 1'b0;
|
|
||||||
rcounter = rcounter + 1;
|
|
||||||
end else begin
|
|
||||||
/* Write */
|
|
||||||
we <= 1'b1;
|
|
||||||
dat_w <= ($random << 16) + id;
|
|
||||||
wcounter = wcounter + 1;
|
|
||||||
end
|
|
||||||
end
|
|
||||||
end
|
|
||||||
tend <= (rcounter >= nreads) && (wcounter >= nwrites);
|
|
||||||
end
|
|
||||||
end
|
|
||||||
|
|
||||||
endmodule
|
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||||||
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@ -1,55 +0,0 @@
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/*
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* Milkymist SoC
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* Copyright (C) 2007, 2008, 2009, 2011 Sebastien Bourdeauducq
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* This program is free software: you can redistribute it and/or modify
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* it under the terms of the GNU General Public License as published by
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* the Free Software Foundation, version 3 of the License.
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*
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* This program is distributed in the hope that it will be useful,
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* but WITHOUT ANY WARRANTY; without even the implied warranty of
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* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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* GNU General Public License for more details.
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* You should have received a copy of the GNU General Public License
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* along with this program. If not, see <http://www.gnu.org/licenses/>.
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*/
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module slave #(
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parameter id = 0,
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||||||
parameter p = 3
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) (
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input sys_clk,
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input sys_rst,
|
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||||||
|
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||||||
input [31:0] dat_w,
|
|
||||||
output reg [31:0] dat_r,
|
|
||||||
input [29:0] adr,
|
|
||||||
input we,
|
|
||||||
input [3:0] sel,
|
|
||||||
input cyc,
|
|
||||||
input stb,
|
|
||||||
output reg ack
|
|
||||||
);
|
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||||||
|
|
||||||
always @(posedge sys_clk) begin
|
|
||||||
if(sys_rst) begin
|
|
||||||
dat_r <= 0;
|
|
||||||
ack <= 0;
|
|
||||||
end else begin
|
|
||||||
if(cyc & stb & ~ack) begin
|
|
||||||
if(($random % p) == 0) begin
|
|
||||||
ack <= 1;
|
|
||||||
if(~we)
|
|
||||||
dat_r <= ($random << 16) + id;
|
|
||||||
if(we)
|
|
||||||
$display("[S%d] Ack W: %x:%x [%x]", id, adr, dat_w, sel);
|
|
||||||
else
|
|
||||||
$display("[S%d] Ack R: %x:%x [%x]", id, adr, dat_r, sel);
|
|
||||||
end
|
|
||||||
end else
|
|
||||||
ack <= 0;
|
|
||||||
end
|
|
||||||
end
|
|
||||||
|
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||||||
endmodule
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@ -1,214 +0,0 @@
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/*
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* Milkymist SoC
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* Copyright (C) 2007, 2008, 2009, 2011, 2012 Sebastien Bourdeauducq
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* This program is free software: you can redistribute it and/or modify
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* it under the terms of the GNU General Public License as published by
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* the Free Software Foundation, version 3 of the License.
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* This program is distributed in the hope that it will be useful,
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* but WITHOUT ANY WARRANTY; without even the implied warranty of
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* MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
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* GNU General Public License for more details.
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* You should have received a copy of the GNU General Public License
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* along with this program. If not, see <http://www.gnu.org/licenses/>.
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*/
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module tb_conbus();
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reg sys_rst;
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reg sys_clk;
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//------------------------------------------------------------------
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||||||
// Wishbone master wires
|
|
||||||
//------------------------------------------------------------------
|
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||||||
wire [29:0] m1_wishbone_adr,
|
|
||||||
m2_wishbone_adr;
|
|
||||||
|
|
||||||
wire [31:0] m1_wishbone_dat_r,
|
|
||||||
m1_wishbone_dat_w,
|
|
||||||
m2_wishbone_dat_r,
|
|
||||||
m2_wishbone_dat_w;
|
|
||||||
|
|
||||||
wire [3:0] m1_wishbone_sel,
|
|
||||||
m2_wishbone_sel;
|
|
||||||
|
|
||||||
wire m1_wishbone_we,
|
|
||||||
m2_wishbone_we;
|
|
||||||
|
|
||||||
wire m1_wishbone_cyc,
|
|
||||||
m2_wishbone_cyc;
|
|
||||||
|
|
||||||
wire m1_wishbone_stb,
|
|
||||||
m2_wishbone_stb;
|
|
||||||
|
|
||||||
wire m1_wishbone_ack,
|
|
||||||
m2_wishbone_ack;
|
|
||||||
|
|
||||||
//------------------------------------------------------------------
|
|
||||||
// Wishbone slave wires
|
|
||||||
//------------------------------------------------------------------
|
|
||||||
wire [29:0] s1_wishbone_adr,
|
|
||||||
s2_wishbone_adr;
|
|
||||||
|
|
||||||
wire [31:0] s1_wishbone_dat_r,
|
|
||||||
s1_wishbone_dat_w,
|
|
||||||
s2_wishbone_dat_r,
|
|
||||||
s2_wishbone_dat_w;
|
|
||||||
|
|
||||||
wire [3:0] s1_wishbone_sel,
|
|
||||||
s2_wishbone_sel;
|
|
||||||
|
|
||||||
wire s1_wishbone_we,
|
|
||||||
s2_wishbone_we;
|
|
||||||
|
|
||||||
wire s1_wishbone_cyc,
|
|
||||||
s2_wishbone_cyc;
|
|
||||||
|
|
||||||
wire s1_wishbone_stb,
|
|
||||||
s2_wishbone_stb;
|
|
||||||
|
|
||||||
wire s1_wishbone_ack,
|
|
||||||
s2_wishbone_ack;
|
|
||||||
|
|
||||||
//---------------------------------------------------------------------------
|
|
||||||
// Wishbone switch
|
|
||||||
//---------------------------------------------------------------------------
|
|
||||||
intercon dut(
|
|
||||||
.sys_clk(sys_clk),
|
|
||||||
.sys_rst(sys_rst),
|
|
||||||
|
|
||||||
// Master 0
|
|
||||||
.m1_wishbone_dat_w(m1_wishbone_dat_w),
|
|
||||||
.m1_wishbone_dat_r(m1_wishbone_dat_r),
|
|
||||||
.m1_wishbone_adr(m1_wishbone_adr),
|
|
||||||
.m1_wishbone_we(m1_wishbone_we),
|
|
||||||
.m1_wishbone_sel(m1_wishbone_sel),
|
|
||||||
.m1_wishbone_cyc(m1_wishbone_cyc),
|
|
||||||
.m1_wishbone_stb(m1_wishbone_stb),
|
|
||||||
.m1_wishbone_ack(m1_wishbone_ack),
|
|
||||||
// Master 1
|
|
||||||
.m2_wishbone_dat_w(m2_wishbone_dat_w),
|
|
||||||
.m2_wishbone_dat_r(m2_wishbone_dat_r),
|
|
||||||
.m2_wishbone_adr(m2_wishbone_adr),
|
|
||||||
.m2_wishbone_we(m2_wishbone_we),
|
|
||||||
.m2_wishbone_sel(m2_wishbone_sel),
|
|
||||||
.m2_wishbone_cyc(m2_wishbone_cyc),
|
|
||||||
.m2_wishbone_stb(m2_wishbone_stb),
|
|
||||||
.m2_wishbone_ack(m2_wishbone_ack),
|
|
||||||
|
|
||||||
// Slave 0
|
|
||||||
.s1_wishbone_dat_r(s1_wishbone_dat_r),
|
|
||||||
.s1_wishbone_dat_w(s1_wishbone_dat_w),
|
|
||||||
.s1_wishbone_adr(s1_wishbone_adr),
|
|
||||||
.s1_wishbone_sel(s1_wishbone_sel),
|
|
||||||
.s1_wishbone_we(s1_wishbone_we),
|
|
||||||
.s1_wishbone_cyc(s1_wishbone_cyc),
|
|
||||||
.s1_wishbone_stb(s1_wishbone_stb),
|
|
||||||
.s1_wishbone_ack(s1_wishbone_ack),
|
|
||||||
// Slave 1
|
|
||||||
.s2_wishbone_dat_r(s2_wishbone_dat_r),
|
|
||||||
.s2_wishbone_dat_w(s2_wishbone_dat_w),
|
|
||||||
.s2_wishbone_adr(s2_wishbone_adr),
|
|
||||||
.s2_wishbone_sel(s2_wishbone_sel),
|
|
||||||
.s2_wishbone_we(s2_wishbone_we),
|
|
||||||
.s2_wishbone_cyc(s2_wishbone_cyc),
|
|
||||||
.s2_wishbone_stb(s2_wishbone_stb),
|
|
||||||
.s2_wishbone_ack(s2_wishbone_ack)
|
|
||||||
);
|
|
||||||
|
|
||||||
//---------------------------------------------------------------------------
|
|
||||||
// Masters
|
|
||||||
//---------------------------------------------------------------------------
|
|
||||||
|
|
||||||
wire m1_wishbone_end;
|
|
||||||
master #(
|
|
||||||
.id(0)
|
|
||||||
) m0 (
|
|
||||||
.sys_clk(sys_clk),
|
|
||||||
.sys_rst(sys_rst),
|
|
||||||
|
|
||||||
.dat_w(m1_wishbone_dat_w),
|
|
||||||
.dat_r(m1_wishbone_dat_r),
|
|
||||||
.adr(m1_wishbone_adr),
|
|
||||||
.we(m1_wishbone_we),
|
|
||||||
.sel(m1_wishbone_sel),
|
|
||||||
.cyc(m1_wishbone_cyc),
|
|
||||||
.stb(m1_wishbone_stb),
|
|
||||||
.ack(m1_wishbone_ack),
|
|
||||||
|
|
||||||
.tend(m1_wishbone_end)
|
|
||||||
);
|
|
||||||
|
|
||||||
wire m2_wishbone_end;
|
|
||||||
master #(
|
|
||||||
.id(1)
|
|
||||||
) m1 (
|
|
||||||
.sys_clk(sys_clk),
|
|
||||||
.sys_rst(sys_rst),
|
|
||||||
|
|
||||||
.dat_w(m2_wishbone_dat_w),
|
|
||||||
.dat_r(m2_wishbone_dat_r),
|
|
||||||
.adr(m2_wishbone_adr),
|
|
||||||
.we(m2_wishbone_we),
|
|
||||||
.sel(m2_wishbone_sel),
|
|
||||||
.cyc(m2_wishbone_cyc),
|
|
||||||
.stb(m2_wishbone_stb),
|
|
||||||
.ack(m2_wishbone_ack),
|
|
||||||
|
|
||||||
.tend(m2_wishbone_end)
|
|
||||||
);
|
|
||||||
|
|
||||||
//---------------------------------------------------------------------------
|
|
||||||
// Slaves
|
|
||||||
//---------------------------------------------------------------------------
|
|
||||||
|
|
||||||
slave #(
|
|
||||||
.id(0)
|
|
||||||
) s0 (
|
|
||||||
.sys_clk(sys_clk),
|
|
||||||
.sys_rst(sys_rst),
|
|
||||||
|
|
||||||
.dat_w(s1_wishbone_dat_w),
|
|
||||||
.dat_r(s1_wishbone_dat_r),
|
|
||||||
.adr(s1_wishbone_adr),
|
|
||||||
.we(s1_wishbone_we),
|
|
||||||
.sel(s1_wishbone_sel),
|
|
||||||
.cyc(s1_wishbone_cyc),
|
|
||||||
.stb(s1_wishbone_stb),
|
|
||||||
.ack(s1_wishbone_ack)
|
|
||||||
);
|
|
||||||
|
|
||||||
slave #(
|
|
||||||
.id(1)
|
|
||||||
) s1 (
|
|
||||||
.sys_clk(sys_clk),
|
|
||||||
.sys_rst(sys_rst),
|
|
||||||
|
|
||||||
.dat_w(s2_wishbone_dat_w),
|
|
||||||
.dat_r(s2_wishbone_dat_r),
|
|
||||||
.adr(s2_wishbone_adr),
|
|
||||||
.we(s2_wishbone_we),
|
|
||||||
.sel(s2_wishbone_sel),
|
|
||||||
.cyc(s2_wishbone_cyc),
|
|
||||||
.stb(s2_wishbone_stb),
|
|
||||||
.ack(s2_wishbone_ack)
|
|
||||||
);
|
|
||||||
|
|
||||||
initial sys_clk = 1'b0;
|
|
||||||
always #5 sys_clk = ~sys_clk;
|
|
||||||
|
|
||||||
wire all_end = m1_wishbone_end & m2_wishbone_end;
|
|
||||||
|
|
||||||
always begin
|
|
||||||
$dumpfile("intercon.vcd");
|
|
||||||
$dumpvars(1, dut);
|
|
||||||
sys_rst = 1'b1;
|
|
||||||
@(posedge sys_clk);
|
|
||||||
#1 sys_rst = 1'b0;
|
|
||||||
@(posedge all_end);
|
|
||||||
$finish;
|
|
||||||
end
|
|
||||||
|
|
||||||
endmodule
|
|
||||||
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