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Python
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Python
from migen.fhdl.std import *
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from migen.fhdl import verilog
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from migen.genlib import divider
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@ResetInserter()
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@CEInserter()
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class Example(Module):
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def __init__(self, width):
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d1 = divider.Divider(width)
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d2 = divider.Divider(width)
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self.submodules += d1, d2
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self.ios = {
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d1.ready_o, d1.quotient_o, d1.remainder_o, d1.start_i, d1.dividend_i, d1.divisor_i,
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d2.ready_o, d2.quotient_o, d2.remainder_o, d2.start_i, d2.dividend_i, d2.divisor_i}
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example = Example(16)
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print(verilog.convert(example, example.ios | {example.ce, example.reset}))
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