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# 100 MHz CLK
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set_io clk100 E3
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# Reset
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set_io cpu_reset C2
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# UART
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set_io serial_rx A9
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set_io serial_tx D10
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# LEDs
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set_io led[0] H5
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set_io led[1] J5
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set_io led[2] T9
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set_io led[3] T10
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# DDRAM
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set_io ddram_a[0] R2
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set_io ddram_a[1] M6
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set_io ddram_a[2] N4
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set_io ddram_a[3] T1
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set_io ddram_a[4] N6
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set_io ddram_a[5] R7
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set_io ddram_a[6] V6
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set_io ddram_a[7] U7
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set_io ddram_a[8] R8
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set_io ddram_a[9] V7
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set_io ddram_a[10] R6
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set_io ddram_a[11] U6
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set_io ddram_a[12] T6
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set_io ddram_a[13] T8
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set_io ddram_ba[0] R1
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set_io ddram_ba[1] P4
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set_io ddram_ba[2] P2
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set_io ddram_ras_n P3
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set_io ddram_cas_n M4
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set_io ddram_we_n P5
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set_io ddram_cs_n U8
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set_io ddram_dm[0] L1
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set_io ddram_dm[1] U1
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set_io ddram_dq[0] K5
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set_io ddram_dq[1] L3
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set_io ddram_dq[2] K3
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set_io ddram_dq[3] L6
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set_io ddram_dq[4] M3
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set_io ddram_dq[5] M1
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set_io ddram_dq[6] L4
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set_io ddram_dq[7] M2
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set_io ddram_dq[8] V4
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set_io ddram_dq[9] T5
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set_io ddram_dq[10] U4
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set_io ddram_dq[11] V5
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set_io ddram_dq[12] V1
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set_io ddram_dq[13] T3
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set_io ddram_dq[14] U3
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set_io ddram_dq[15] R3
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set_io ddram_dqs_p[0] N2
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set_io ddram_dqs_p[1] U2
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set_io ddram_dqs_n[0] N1
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set_io ddram_dqs_n[1] V2
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set_io ddram_clk_p U9
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set_io ddram_clk_n V9
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set_io ddram_cke N5
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set_io ddram_odt R5
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set_io ddram_reset_n K6
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# ETHERNET
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set_io eth_ref_clk G18
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set_io eth_clocks_tx H16
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set_io eth_clocks_rx F15
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set_io eth_rst_n C16
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set_io eth_mdio K13
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set_io eth_mdc F16
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set_io eth_rx_dv G16
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set_io eth_rx_er C17
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set_io eth_rx_data[0] D18
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set_io eth_rx_data[1] E17
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set_io eth_rx_data[2] E18
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set_io eth_rx_data[3] G17
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set_io eth_tx_en H15
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set_io eth_tx_data[0] H14
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set_io eth_tx_data[1] J14
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set_io eth_tx_data[2] J13
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set_io eth_tx_data[3] H17
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set_io eth_col D17
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set_io eth_crs G14
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