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5.2 KiB
Python
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# This file is part of LiteX-Boards.
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# Copyright (c) 2024 Gwenhael Goavec-merou<gwenhael.goavec-merou@trabucayre.com>
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# SPDX-License-Identifier: BSD-2-Clause
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# Board documentation/schematics:
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# https://www.olimex.com/Products/FPGA/GateMate/GateMateA1-EVB/open-source-hardware
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from litex.build.generic_platform import *
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from litex.build.colognechip.platform import CologneChipPlatform
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from litex.build.openfpgaloader import OpenFPGALoader
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# IOs ----------------------------------------------------------------------------------------------
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_io = [
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# Clk / Rst
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("clk0", 0, Pins("IO_SB_A8"), Misc("SCHMITT_TRIGGER=true")),
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# Leds
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("user_led_n", 0, Pins("IO_SB_B6")),
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# Button
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("user_btn_n", 0, Pins("IO_SB_B7")),
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# Serial.
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("serial", 0,
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Subsignal("tx", Pins("IO_SA_B6")),
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Subsignal("rx", Pins("IO_SA_A6"))
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),
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# SPIFlash
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("spiflash", 0,
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Subsignal("cs_n", Pins("IO_WA_A8")),
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Subsignal("clk", Pins("IO_WA_B8")),
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Subsignal("miso", Pins("IO_WA_B7")),
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Subsignal("mosi", Pins("IO_WA_A7")),
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Subsignal("wp", Pins("IO_WA_B6")),
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Subsignal("hold", Pins("IO_WA_B6")),
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),
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("spiflash4x", 0,
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Subsignal("cs_n", Pins("IO_WA_A8")),
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Subsignal("clk", Pins("IO_WA_B8")),
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Subsignal("dq", Pins("IO_WA_B7 IO_WA_A7 IO_WA_B6 IO_WA_B6")),
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),
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# QPSRAM
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("qpsram", 0,
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Subsignal("ck", Pins("IO_WC_B4")),
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Subsignal("cs_n", Pins("IO_WC_A4")),
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|||
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Subsignal("data", Pins("IO_WC_A5 IO_WC_B5 IO_WC_A6 IO_WC_B6 IO_WC_A7 IO_WC_B7 IO_WC_A8 IO_WC_B8")),
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),
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# VGA
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("vga", 0,
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Subsignal("hsync_n", Pins("IO_WB_A1")),
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Subsignal("vsync_n", Pins("IO_WB_B1")),
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|||
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Subsignal("r", Pins("IO_WB_B3 IO_WB_A3 IO_WB_B2 IO_WB_A2")),
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|||
|
|
Subsignal("g", Pins("IO_WB_B5 IO_WB_A5 IO_WB_B4 IO_WB_A4")),
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|||
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Subsignal("b", Pins("IO_WB_B7 IO_WB_A7 IO_WB_B6 IO_WB_A6")),
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),
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# PS2 ports.
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("ps2", 0,
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Subsignal("clk", Pins("IO_WB_A0")),
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Subsignal("data", Pins("iO_WB_B0")),
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|
),
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]
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# Connectors ---------------------------------------------------------------------------------------
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_connectors = [
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("PMOD", "IO_EA_A4 IO_EA_A5 IO_EA_A6 IO_EA_A7 IO_EA_B4 IO_EA_B5 IO_EA_B6 IO_EA_B7"),
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# 3V3 GND
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("UEXT", "-------- -------- IO_EA_A0 IO_EA_B0 IO_EA_A1 IO_EA_B1 IO_EA_A2 IO_EA_B2 IO_EA_A3 IO_EA_B3"),
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["bank_na1",
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"---", # 0
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# VDD_NA GND ( 1-10)
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" -------- -------- IO_NA_A0 IO_NA_B0 IO_NA_A1 IO_NA_B1 IO_NA_A2 IO_NA_B2 IO_NA_A3 IO_NA_B3",
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|||
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|
# (11-20)
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|
|
" IO_NA_A4 IO_NA_B4 IO_NA_A5 IO_NA_B5 IO_NA_A6 IO_NA_B6 IO_NA_A7 IO_NA_B7 IO_NA_A8 IO_NA_B8",
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|||
|
|
],
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|||
|
|
["bank_nb1",
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|||
|
|
"---", # 0
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# VDD_NB GND ( 1-10)
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" -------- -------- IO_NB_A0 IO_NB_B0 IO_NB_A1 IO_NB_B1 IO_NB_A2 IO_NB_B2 IO_NB_A3 IO_NB_B3",
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|||
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|
# (11-20)
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|
|
" IO_NB_A4 IO_NB_B4 IO_NB_A5 IO_NB_B5 IO_NB_A6 IO_NB_B6 IO_NB_A7 IO_NB_B7 IO_NB_A8 IO_NB_B8",
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|||
|
|
],
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|||
|
|
["bank_eb1",
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|
"---", # 0
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# VDD_EB GND ( 1-10)
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" -------- -------- IO_EB_A8 IO_EB_B8 IO_EB_A7 IO_EB_B7 IO_EB_A6 IO_EB_B6 IO_EB_A5 IO_EB_B5",
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|||
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|
# (11-20)
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|
" IO_EB_A4 IO_EB_B4 IO_EB_A3 IO_EB_B3 IO_EB_A2 IO_EB_B2 IO_EB_A1 IO_EB_B1 IO_EB_A0 IO_EB_B0",
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|||
|
|
],
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|||
|
|
["bank_misc1",
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|
"---", # 0
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# 2V5 1V8 ( 1-10)
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" -------- --------- IO_WA_B5 IO_WC_B3 IO_EA_A8 IO_WC_A3 IO_EA_B8 IO_WC_B2 IO_WB_A8 IO_WC_A2",
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# SER_CLK_N (11-20)
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" IO_WB_B8 IO_WC_B1 IO_SB_B3 IO_WC_A1 IO_SB_A3 IO_WC_B0 IO_SB_A2 IO_WC_A0 IO_SB_A2 ---------",
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|
# SER_CLK_P SER_TX_P SER_TX_N SER_RX_N SER_RX_P (21-30)
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|
" IO_SB_B1 --------- IO_SB_A1 -------- IO_SB_B0 -------- IO_SB_A0 -------- IO_SB_A2 ---------",
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# GND GND (31-34)
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|
" IO_SB_A8 IO_SB_A5 -------- --------",
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],
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|
]
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# Platform -----------------------------------------------------------------------------------------
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class Platform(CologneChipPlatform):
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default_clk_name = "clk0"
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default_clk_period = 1e9/10e6
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def __init__(self, toolchain="colognechip"):
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CologneChipPlatform.__init__(self, "CCGM1A1", _io, _connectors, toolchain=toolchain)
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def create_programmer(self):
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return OpenFPGALoader(cable="dirtyJtag")
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def do_finalize(self, fragment):
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CologneChipPlatform.do_finalize(self, fragment)
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self.add_period_constraint(self.lookup_request("clk0", loose=True), 1e9/10e6)
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