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Python
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Python
from migen.fhdl import verilog
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from migen.corelogic import divider
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d1 = divider.Divider(16)
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d2 = divider.Divider(16)
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frag = d1.get_fragment() + d2.get_fragment()
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o = verilog.convert(frag, {
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d1.ready_o, d1.quotient_o, d1.remainder_o, d1.start_i, d1.dividend_i, d1.divisor_i,
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d2.ready_o, d2.quotient_o, d2.remainder_o, d2.start_i, d2.dividend_i, d2.divisor_i})
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print(o)
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