litex/examples/basic/two_dividers.py

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Python
Raw Normal View History

2011-12-08 15:25:05 -05:00
from migen.fhdl import verilog
from migen.corelogic import divider
2011-12-08 15:25:05 -05:00
2012-01-20 17:07:32 -05:00
d1 = divider.Divider(16)
d2 = divider.Divider(16)
frag = d1.get_fragment() + d2.get_fragment()
o = verilog.convert(frag, {
d1.ready_o, d1.quotient_o, d1.remainder_o, d1.start_i, d1.dividend_i, d1.divisor_i,
d2.ready_o, d2.quotient_o, d2.remainder_o, d2.start_i, d2.dividend_i, d2.divisor_i})
2011-12-16 10:02:55 -05:00
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